CN112818416B - 一种基于脉动阵列的全同态加密硬件加速器及其设计方法 - Google Patents

一种基于脉动阵列的全同态加密硬件加速器及其设计方法 Download PDF

Info

Publication number
CN112818416B
CN112818416B CN202110087221.7A CN202110087221A CN112818416B CN 112818416 B CN112818416 B CN 112818416B CN 202110087221 A CN202110087221 A CN 202110087221A CN 112818416 B CN112818416 B CN 112818416B
Authority
CN
China
Prior art keywords
ram
module
matrix
row
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110087221.7A
Other languages
English (en)
Other versions
CN112818416A (zh
Inventor
杜高明
周培培
任经纬
徐鹏飞
王晓蕾
李桢旻
张多利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei University of Technology
Original Assignee
Hefei University of Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei University of Technology filed Critical Hefei University of Technology
Priority to CN202110087221.7A priority Critical patent/CN112818416B/zh
Publication of CN112818416A publication Critical patent/CN112818416A/zh
Application granted granted Critical
Publication of CN112818416B publication Critical patent/CN112818416B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/008—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols involving homomorphic encryption
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0894—Escrow, recovery or storing of secret information, e.g. secret key escrow or cryptographic key storage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)

Abstract

本发明公开了一种基于脉动阵列的全同态加密硬件加速器及其设计方法，该硬件加速器包括：控制模块，脉动阵列模块，位展开模块，加法模块，乘法模块，平铺模块；控制模块控制数据的输入和相关模块的运行；脉动阵列模块负责对输入的R,A矩阵作乘累加操作；位展开模块将十进制数展开成二进制数；乘法模块负责对参数u和单位矩阵IN进行乘法操作；加法模块负责进行加法操作；平铺模块将密文不全为{0,1}元素重新抹平成{0,1}。本发明旨在提升计算的效率，降低加密所需的时间，更好的满足实时性要求，同时本发明采用流水线输出操作，进一步提升硬件资源利用率。

Description

一种基于脉动阵列的全同态加密硬件加速器及其设计方法
技术领域
本发明属于集成电路加密领域，尤其涉及一种应用于脉动阵列的全同态加密硬件加速器及其设计方法。
背景技术
在过去几年，密码学的一个重要发展是全同态加密技术的引入，在传统的加密算法中，包括对称IDEA算法，非对称RSA算法以及不可逆AES加密算法中，这些加密算法注重于数据的存储安全，随着云计算概念的发展，更多的用户把个人数据传到云端，借助云端来完成一系列的操作，但是与之带来的是数据隐私问题，有些云端是不安全的，用户的数据存在被窃取的风险，这个时候全同态加密就应运而生了。
2009年Gentry第一次提出了基于理想格的全同态加密策略，正式开启了全同态加密的大门，这方案也被称为第一代全同态加密策略。而第二代全同态加密策略为整数上的全同态加密，第三代全同态加密策略为基于容错学习LWE上全同态加密，相较于以往的策略，基于LWE的GSW加密策略以近似特征向量为密钥，同态运算为矩阵的加法与乘法，无需计算钥匙和自举操作，大大降低了算法的复杂度。
但是因为随着安全等级的提高，私钥的公钥的规模也在不断的增加，加之以往运算并行度比较低，导致加密时间将会大幅度增加，在安全等级为20时，加密时间大概就需要1.717s，显然无法满足实时性的要求。
发明内容
本发明为了解决上述现有技术存在的不足之处，提出一种基于脉动阵列的全同态加密硬件加速器及其设计方法，以期在提升并行度的同时能够降低加密所需的时间，并尽可能的降低算法计算的复杂度，从而有效提高计算效率，使其满足实时性要求。
本发明为达到上述目的所采用的技术方案是：
一种基于脉动阵列的全同态加密硬件加速器的特点包括：控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块；
所述控制模块控制二值矩阵R、公钥A、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_R、RAM_A和RAM_0中；
所述脉动阵列模块由数据输入控制单元、PE阵列、数据存储控制单元组成；
所述数据输入控制单元从RAM_R中读取二值矩阵R的第一行，从RAM_A中读取公钥A的第一列，然后将所读取的一行和一列数据传递给PE阵列；
所述PE阵列是由若干个PE单元构成，每个PE单元由数据选择器、加法器、PE寄存器组成；
所述数据选择器对所获取的一行中每一个行元素进行判别，若相应行元素的值为“1”，则将对应的列元素的值传递给加法器，若相应行元素的值为“0”，则将相应行元素的值输出给加法器；
所述加法器对所接收的元素值进行累加，得到的累加和存入所述PE寄存器中，当加法器完成第一列数据的计算完后，所述数据输入控制单元从RAM_A中读取公钥A的第二列，同时在所述数据存储控制单元的控制下将PE寄存器的累加和移送到所述数据存储控制单元的内部寄存器中保存后，将PE寄存器清空，PE单元重复判别、加法、存储操作直至在第一行的判别下，计算完RAM_A中所有的列后再开始从RAM_R中读取二值矩阵R的第二行，并重复相同的操作直至在每一行的判别下，计算完RAM_A中所有的列；
所述数据存储控制单元在存储完每一行所对应的所有列的累加和后，形成十进制数表示的R×A的矩阵并传送给位展开模块后，清空PE阵列中的PE寄存器；
所述位展开模块将R×A的矩阵转换成二进制矩阵，并存储在RAM_1中，然后由RAM_1发送一个使能信号给控制模块；
所述乘法模块从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作，得到u×IN的矩阵并储存在RAM_2中，然后由RAM_2发送另一个使能信号给控制模块；
当控制模块分别接收到RAM_1和RAM_2发送的使能信号后发出一个控制信号给加法模块；
所述加法模块接收到所述控制信号后从RAM_1和RAM_2中读取数据并进行加法操作，得到R×A+u×IN的矩阵并传送至平铺模块；
所述平铺模块将R×A+u×IN的矩阵中非0或1的元素修改为0或1，从而得到元素值全部为0或1的密文C。
一种基于脉动阵列的全同态加密硬件加速器的设计方法的特点是由控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块所构成的加速器，并按如下步骤进行数据处理：
步骤1、所述控制模块控制公钥A、二值矩阵R、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_A、RAM_R和RAM_0中；
步骤2、定义当前行为第i行，当前列为第j列，并初始化i＝1；
步骤3、所述脉动阵列模块从RAM_R中读取二值矩阵R的第i行，并初始化j＝1；
步骤4、从RAM_A中读取公钥A的第j列；
步骤5、对所获取的第i行中每一个行元素进行判别，若相应行元素的值为“1”，则将第j列中对应的列元素的值进行累加，若相应行元素的值为“0”，则不累加；从而得到第i行所对应的第j列累加和；
步骤6、将j+1赋值给j后，判断j>jmax是否成立，若成立，则表示得到二值矩阵R的第i行所对应的所有列的累加和；否则，返回步骤4；jmax是公钥A的列数；
步骤7、将i+1赋值给i后，判断i>imax是否成立，若成立，则表示得到二值矩阵R的所有行所对应的所有列的累加和，即得到R×A的矩阵；否则，返回步骤3；imax是二值矩阵R的行数；
步骤8、所述位展开模块将R×A的矩阵扩展成二进制矩阵并保存在RAM_1中，由RAM_1发出一个使能信号给控制模块；
步骤9、在脉动阵列模块操作的同时，乘法模块也从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作得到u×IN的矩阵并存储在RAM_2中，，由RAM_2也会发出另一个使能信号给控制模块；
步骤10、所述控制模块在分别接收到RAM_1和RAM_2发出的使能信号后，控制加法模块将RAM_1和RAM_2中的数据取出并进行加法操作，从而得到R×A+u×IN的矩阵；
步骤11、所述平铺模块是将R×A+u×IN的矩阵中非0或1的元素修改为0或1的平铺操作，从而得到元素值全部为0或1的密文C。
与现有技术相比，本发明的有益技术效果体现在：
1、本发明对PE单元进行了优化，将原来的乘法器改为一个数据选择器，将R作为数据选择器的控制信号，以决定输出值。当R矩阵中元素为0时，则输出为R元素；当R矩阵元素为1时，则输出为R元素对应的A元素值。数据选择器替换原来的乘法器其目的在于将原来的乘法操作简化为加法操作，这降低了计算的复杂度，提高了运算效率。同时本发明也实现了R元素的复用，不必每次都重新从RAM中读取相同的数值，节省了时间成本，有利于实现快速加密。
2、本发明最大优势在于使用了脉动阵列进行乘法运算，采用脉动阵列所具有的好处在于所用PE单元结构简单，实现成本低，适合进行矩阵运算；其次PE单元实现的功能简单，通过大量的PE单元就可实现并行操作，大大提高了运算的效率；这里使用二维脉动阵列，数据沿着水平和垂直两个方向流动，同时多个PE进行并行计算，将流水线操作和并行计算两者结合在了一起，具有延迟小吞吐率高的优点，从而进一步提升了硬件资源利用率。
附图说明
图1本发明采用的全同态加密整体硬件结构图；
图2本发明采用的脉动阵列单元；
图3本发明采用的对PE单元的改进图。
具体实施方式
本实施例中，一种基于脉动阵列的全同态加密硬件加速器，如图1所示，包括：控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块；
控制模块控制二值矩阵R、公钥A、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_R、RAM_A和RAM_0中；
脉动阵列模块如图2所示，由数据输入控制单元、PE阵列、数据存储控制单元组成；
数据输入控制单元从RAM_R中读取二值矩阵R的第一行，从RAM_A中读取公钥A的第一列，然后将所读取的一行和一列数据传递给PE阵列；
PE阵列是由若干个PE单元构成，每个PE单元如图3所示，由数据选择器、加法器、PE寄存器组成；
数据选择器对所获取的一行中每一个行元素进行判别，若相应行元素的值为“1”，则将对应的列元素的值传递给加法器，若相应行元素的值为“0”，则将相应行元素的值输出给加法器；
加法器对所接收的元素值进行累加，得到的累加和存入PE寄存器中，当加法器完成第一列数据的计算完后，数据输入控制单元从RAM_A中读取公钥A的第二列，同时在数据存储控制单元的控制下将PE寄存器的累加和移送到数据存储控制单元的内部寄存器中保存后，将PE寄存器清空，PE单元重复判别、加法、存储操作直至在第一行的判别下，计算完RAM_A中所有的列后再开始从RAM_R中读取二值矩阵R的第二行，并重复相同的操作直至在每一行的判别下，计算完RAM_A中所有的列；
数据存储控制单元在存储完每一行所对应的所有列的累加和后，形成十进制数表示的R×A的矩阵并传送给位展开模块后，清空PE阵列中的PE寄存器；
位展开模块将R×A的矩阵转换成二进制矩阵，并存储在RAM_1中，然后由RAM_1发送一个使能信号给控制模块；
乘法模块从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作，得到u×IN的矩阵并储存在RAM_2中，然后由RAM_2发送另一个使能信号给控制模块；
当控制模块分别接收到RAM_1和RAM_2发送的使能信号后发出一个控制信号给加法模块；
加法模块接收到控制信号后从RAM_1和RAM_2中读取数据并进行加法操作，得到R×A+u×IN的矩阵并传送至平铺模块；
平铺模块将R×A+u×IN的矩阵中非0或1的元素修改为0或1，从而得到元素值全部为0或1的密文C。
本实施例中，一种基于脉动阵列的全同态加密硬件加速器的设计方法是由控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块所构成的加速器，并按如下步骤进行数据处理：
步骤1、控制模块控制公钥A、二值矩阵R、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_A、RAM_R和RAM_0中；
步骤2、定义当前行为第i行，当前列为第j列，并初始化i＝1；
步骤3、脉动阵列模块从RAM_R中读取二值矩阵R的第i行，并初始化j＝1；
步骤4、从RAM_A中读取公钥A的第j列；
步骤5、对所获取的第i行中每一个行元素进行判别，若相应行元素的值为“1”，则将第j列中对应的列元素的值进行累加，若相应行元素的值为“0”，则不累加；从而得到第i行所对应的第j列累加和；
步骤6、将j+1赋值给j后，判断j>jmax是否成立，若成立，则表示得到二值矩阵R的第i行所对应的所有列的累加和；否则，返回步骤4；jmax是公钥A的列数；
步骤7、将i+1赋值给i后，判断i>imax是否成立，若成立，则表示得到二值矩阵R的所有行所对应的所有列的累加和，即得到R×A的矩阵；否则，返回步骤3；imax是二值矩阵R的行数；
步骤8、位展开模块将R×A的矩阵扩展成二进制矩阵并保存在RAM_1中，由RAM_1发出一个使能信号给控制模块；
步骤9、在脉动阵列模块操作的同时，乘法模块也从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作得到u×IN的矩阵并存储在RAM_2中，，由RAM_2也会发出另一个使能信号给控制模块；
步骤10、控制模块在分别接收到RAM_1和RAM_2发出的使能信号后，控制加法模块将RAM_1和RAM_2中的数据取出并进行加法操作，从而得到R×A+u×IN的矩阵；
步骤11、平铺模块是将R×A+u×IN的矩阵中非0或1的元素修改为0或1的平铺操作，从而得到元素值全部为0或1的密文C。整个设计思路根据式(1)进行设计：
C＝Flatten(u×IN+BitDecomp(R×A)) (1)
式(1)中，u为明文，值在{0，1}间；IN为单位矩阵；R为随机生成的矩阵，值为0或1；A为公钥，也是一个矩阵，元素值不定；Bitdecomp为位扩展，可将十进制数按位展开为二进制数；Flatten为平铺单元，可以将矩阵中值不是{0,1}的元素转变成{0,1}，由此得到密文元素值全部为0或1。

Claims (2)

1.一种基于脉动阵列的全同态加密硬件加速器，其特征包括：控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块；
所述控制模块控制二值矩阵R、公钥A、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_R、RAM_A和RAM_0中；
所述脉动阵列模块由数据输入控制单元、PE阵列、数据存储控制单元组成；
所述数据输入控制单元从RAM_R中读取二值矩阵R的第一行，从RAM_A中读取公钥A的第一列，然后将所读取的一行和一列数据传递给PE阵列；
所述PE阵列是由若干个PE单元构成，每个PE单元由数据选择器、加法器、PE寄存器组成；
所述数据选择器对所获取的一行中每一个行元素进行判别，若相应行元素的值为“1”，则将对应的列元素的值传递给加法器，若相应行元素的值为“0”，则将相应行元素的值输出给加法器；
所述加法器对所接收的元素值进行累加，得到的累加和存入所述PE寄存器中，当加法器完成第一列数据的计算完后，所述数据输入控制单元从RAM_A中读取公钥A的第二列，同时在所述数据存储控制单元的控制下将PE寄存器的累加和移送到所述数据存储控制单元的内部寄存器中保存后，将PE寄存器清空，PE单元重复判别、加法、存储操作直至在第一行的判别下，计算完RAM_A中所有的列后再开始从RAM_R中读取二值矩阵R的第二行，并重复相同的操作直至在每一行的判别下，计算完RAM_A中所有的列；
所述数据存储控制单元在存储完每一行所对应的所有列的累加和后，形成十进制数表示的R×A的矩阵并传送给位展开模块后，清空PE阵列中的PE寄存器；
所述位展开模块将R×A的矩阵转换成二进制矩阵，并存储在RAM_1中，然后由RAM_1发送一个使能信号给控制模块；
所述乘法模块从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作，得到u×IN的矩阵并储存在RAM_2中，然后由RAM_2发送另一个使能信号给控制模块；
当控制模块分别接收到RAM_1和RAM_2发送的使能信号后发出一个控制信号给加法模块；
所述加法模块接收到所述控制信号后从RAM_1和RAM_2中读取数据并进行加法操作，得到R×A+u×IN的矩阵并传送至平铺模块；
所述平铺模块将R×A+u×IN的矩阵中非0或1的元素修改为0或1，从而得到元素值全部为0或1的密文C。
2.一种基于脉动阵列的全同态加密硬件加速器的设计方法，其特征是由控制模块，脉动阵列模块，位展开模块，乘法模块，加法模块，平铺模块所构成的加速器，并按如下步骤进行数据处理：
步骤1、所述控制模块控制公钥A、二值矩阵R、单位矩阵IN和明文u的输入方式，并将前三个数据分别存储在RAM_A、RAM_R和RAM_0中；
步骤2、定义当前行为第i行，当前列为第j列，并初始化i＝1；
步骤3、所述脉动阵列模块从RAM_R中读取二值矩阵R的第i行，并初始化j＝1；
步骤4、从RAM_A中读取公钥A的第j列；
步骤5、对所获取的第i行中每一个行元素进行判别，若相应行元素的值为“1”，则将第j列中对应的列元素的值进行累加，若相应行元素的值为“0”，则不累加；从而得到第i行所对应的第j列累加和；
步骤6、将j+1赋值给j后，判断j>jmax是否成立，若成立，则表示得到二值矩阵R的第i行所对应的所有列的累加和；否则，返回步骤4；jmax是公钥A的列数；
步骤7、将i+1赋值给i后，判断i>imax是否成立，若成立，则表示得到二值矩阵R的所有行所对应的所有列的累加和，即得到R×A的矩阵；否则，返回步骤3；imax是二值矩阵R的行数；
步骤8、所述位展开模块将R×A的矩阵扩展成二进制矩阵并保存在RAM_1中，由RAM_1发出一个使能信号给控制模块；
步骤9、在脉动阵列模块操作的同时，乘法模块也从RAM_0和明文u中读取单位矩阵IN和明文u并进行乘法操作得到u×IN的矩阵并存储在RAM_2中，由RAM_2也会发出另一个使能信号给控制模块；
步骤10、所述控制模块在分别接收到RAM_1和RAM_2发出的使能信号后，控制加法模块将RAM_1和RAM_2中的数据取出并进行加法操作，从而得到R×A+u×IN的矩阵；
步骤11、所述平铺模块是将R×A+u×IN的矩阵中非0或1的元素修改为0或1的平铺操作，从而得到元素值全部为0或1的密文C。
CN202110087221.7A 2021-01-22 2021-01-22 一种基于脉动阵列的全同态加密硬件加速器及其设计方法 Active CN112818416B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110087221.7A CN112818416B (zh) 2021-01-22 2021-01-22 一种基于脉动阵列的全同态加密硬件加速器及其设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110087221.7A CN112818416B (zh) 2021-01-22 2021-01-22 一种基于脉动阵列的全同态加密硬件加速器及其设计方法

Publications (2)

Publication Number Publication Date
CN112818416A CN112818416A (zh) 2021-05-18
CN112818416B true CN112818416B (zh) 2022-09-27

Family

ID=75859087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110087221.7A Active CN112818416B (zh) 2021-01-22 2021-01-22 一种基于脉动阵列的全同态加密硬件加速器及其设计方法

Country Status (1)

Country Link
CN (1) CN112818416B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114237551B (zh) * 2021-11-26 2022-11-11 南方科技大学 一种基于脉动阵列的多精度加速器及其数据处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103259643A (zh) * 2012-08-14 2013-08-21 苏州大学 一种矩阵全同态加密方法
CN107294697A (zh) * 2017-07-21 2017-10-24 西安电子科技大学 基于明文相似矩阵的对称全同态加密方法
CN111291323A (zh) * 2020-02-17 2020-06-16 南京大学 一种基于脉动阵列的矩阵乘法处理器及其数据处理方法
US10713214B1 (en) * 2017-09-27 2020-07-14 Habana Labs Ltd. Hardware accelerator for outer-product matrix multiplication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103259643A (zh) * 2012-08-14 2013-08-21 苏州大学 一种矩阵全同态加密方法
CN107294697A (zh) * 2017-07-21 2017-10-24 西安电子科技大学 基于明文相似矩阵的对称全同态加密方法
US10713214B1 (en) * 2017-09-27 2020-07-14 Habana Labs Ltd. Hardware accelerator for outer-product matrix multiplication
CN111291323A (zh) * 2020-02-17 2020-06-16 南京大学 一种基于脉动阵列的矩阵乘法处理器及其数据处理方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种Montgomery模乘算法硬件结构;王缔郦等;《微电子学与计算机》;20100505(第05期);全文 *

Also Published As

Publication number Publication date
CN112818416A (zh) 2021-05-18

Similar Documents

Publication Publication Date Title
CN112818416B (zh) 一种基于脉动阵列的全同态加密硬件加速器及其设计方法
CN109145616B (zh) 基于高效模乘的sm2加密、签名和密钥交换的实现方法及系统
CN109104544A (zh) 一种基于复杂网络同步的混沌图像加密方法
CN115001693A (zh) 基于fpga的格基密钥封装算法oskr的纯硬件实现结构
US8356182B2 (en) Electronic signature system and electronic signature verifying method
Bellini et al. Code-based signature schemes from identification protocols in the rank metric
CN113033794A (zh) 基于深度可分离卷积的轻量级神经网络硬件加速器
US11128434B2 (en) Elliptic curve cryptography scheme with simple side-channel attack countermeasure
CN115311118A (zh) 一种基于二维离散忆阻超混沌映射的遥感图像加密方法
Abdelraheem et al. Cryptanalysis of ARMADILLO2
CN113114462B (zh) 一种应用于ecc安全硬件电路的小面积标量乘电路
Baocang et al. Public key cryptosystem based on two cryptographic assumptions
Ma et al. Vulnerable pqc against side channel analysis-a case study on kyber
Luo et al. Efficient threshold function secret sharing with information-theoretic security
Kavun et al. On the suitability of SHA-3 finalists for lightweight applications
Vijayakumar et al. DNA computing based elliptic curve cryptography
CN101534439A (zh) 一种低功耗并行的小波变换的vlsi结构
CN113342310A (zh) 一种应用于格密码的串行参数可配快速数论变换硬件加速器
CN115412241B (zh) 实现后量子密码算法Kyber和Saber的融合密码安全处理器
Tseng et al. On the security of generalization of threshold signature and authenticated encryption
CN110493003B (zh) 一种基于四基二进制底层模运算的快速加密系统
Li et al. Fuzzy matching template attacks on multivariate cryptography: a case study
CN113746617A (zh) 基于混沌压缩加密的图像传输与重构方法和装置
CN108429573B (zh) 一种基于时间隐藏的mmse检测电路的控制方法
Ghosh et al. A 334$\mu $ W 0.158 mm $^ 2$ ASIC for Post-Quantum Key-Encapsulation Mechanism Saber with Low-latency Striding Toom-Cook Multiplication Authors Version

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant