CN112783261B - 一种异步通讯互连架构及具有该架构的类脑芯片 - Google Patents

一种异步通讯互连架构及具有该架构的类脑芯片 Download PDF

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Abstract

本发明涉及人工神经网络技术领域，具体涉及一种异步通讯互连架构及具有该架构的类脑芯片，所述异步通讯互连架构包括芯片内异步通讯互连架构、芯片间异步通讯互连架构、神经元计算单元和片上路由单元，所述神经元计算单元和片上路由单元均各自设置连接的独立时钟域中的独立的时钟管理模块，在同一类脑芯片内神经元计算单元与片上路由单元、片上路由单元和相邻的片上路由单元通过所述芯片内异步通讯互连架构互连，相邻类脑芯片通过所述芯片间异步通讯互连架构互连。本发明能够支持在类脑芯片内部高效的集成大量的神经元计算单元，同时支持类脑芯片进行高效地级联扩展，以获取庞大规模的神经元计算资源。

Description

一种异步通讯互连架构及具有该架构的类脑芯片
技术领域
本发明涉及人工神经网络技术领域，具体涉及一种异步通讯互连架构及具有该架构的类脑芯片。
背景技术
近年来随着脑科学的发展，人们逐渐了解到人脑是一部极高能效的计算机，类脑计算应运而生，其核心是使用更接近于生物神经工作机制的脉冲神经元(spiking neuron)模型。类脑计算的基本思路是将生物神经网络的概念应用于计算机系统设计，生物真实的脉冲神经网络的本质特征，如信息传递是以事件驱动的方式进行脉冲传播，决定了其在响应速度、低功耗等方面具有独特优势。
但由于单个神经元的功能有限，只有数以百万计的神经元协同工作才能在特定智能应用领域表现出独特优势，因此如何通过高效的互连方式在类脑芯片内部尽可能多的集成神经元计算单元，并通过高效的互连方式对芯片进行级联扩展以获取庞大规模的神经元计算资源是一个核心问题。
发明内容
为了就解决现有技术中存在的上述技术问题，本发明提供一种异步通讯互连架构及具有该架构的类脑芯片，该异步通讯互连架构使其能够支持在类脑芯片内部集成大量的神经元计算单元，同时支持类脑芯片进行高效地级联扩展，其具体技术方案如下。
一种面向类脑芯片的异步通讯互连架构，包括芯片内异步通讯互连架构、芯片间异步通讯互连架构、神经元计算单元和片上路由单元，所述神经元计算单元和片上路由单元均各自设置连接的独立时钟域中的独立的时钟管理模块，在同一类脑芯片内神经元计算单元与片上路由单元、片上路由单元和相邻的片上路由单元通过所述芯片内异步通讯互连架构互连，相邻类脑芯片通过所述芯片间异步通讯互连架构互连。
进一步的，所述芯片内异步通讯互连架构包括片内数据发送模块、片内异步传输模块和片内数据接收模块；
所述片内数据发送模块将神经元计算单元发出的脉冲数据有效信号转换成电平翻转信号作为发送端请求，同时对脉冲数据进行寄存，传递转换后的请求及所要寄存的数据给片内异步传输模块，等待片内异步传输模块返回发送端响应后继续发送数据；
所述片内异步传输模块接收发送端请求和寄存的数据，产生并输出接收端请求和锁存数据至片内数据接收模块；
所述片内数据接收模块收到接收端请求后对请求信号进行同步化处理，生成与后一个时钟域的驱动时钟同步的数据有效信号，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元，同时响应片内异步传输模块。
进一步的，所述片内异步传输模块包括数据锁存器、延时电路、请求锁存器，所述锁存数据由数据锁存使能信号拉高时的数据锁存器输出，所述接收端请求由数据锁存使能信号经过延时电路短暂延时后的请求锁存使能信号拉高时的请求锁存器输出产生；同时接收端请求信号发生翻转，数据锁存使能信号和请求锁存使能信号先后被拉低，数据传输模块不再传递新的数据，直到接收端响应信号有效翻转后继续传递数据。
进一步的，所述片内数据发送模块、片内异步传输模块和片内数据接收模块在通讯前的输入和输出端的信号均被初始化，稳定为低电平。
进一步的，所述的芯片间异步互连架构包含数据编码与发送模块、数据检测模块、接收与解码模块；
所述的数据编码与发送模块按特定的编码方式将类脑芯片输出的普通二进制数据进行特定有效数据编码，并传递编码后的数据至芯片的输出管脚，等待所连接芯片返回响应后继续发送数据；
所述的数据检测模块对芯片管脚输入的数据进行有效性检测，当数据具有特定编码值时检测出数据有效，生成请求信号传递至接收与解码模块，该请求信号同时与接收与解码模块的接收使能信号经过与门电路后作为此次数据传输的响应信号返回至编码与发送模块；
所述的接收与解码模块收到请求后对请求信号进行同步化处理，同时对接收数据按特定方式进行解码，转换成与后一个时钟域的驱动时钟同步的普通二进制数据，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元。
进一步的，所述时钟域的时钟管理模块受到脉冲事件的驱动，当时钟管理模块处于空闲状态时，驱动时钟持续关闭，在收到脉冲数据请求时开启当前时钟域的驱动时钟，待神经元计算单元处理完或路由单元转发出当前脉冲数据后关闭当前时钟域的驱动时钟。
一种类脑芯片，具有所述的面向类脑芯片的异步通讯互连架构。
本发明能够支持在类脑芯片内部高效的集成大量的神经元计算单元，同时支持类脑芯片进行高效地级联扩展，以获取庞大规模的神经元计算资源。
附图说明
图1是本发明的芯片内与芯片间的脉冲数据传递示意图；
图2是本发明的芯片内异步通讯互连架构示意图；
图3是本发明的芯片间异步通讯互连架构示意图；
图4是本发明的芯片间异步互连架构使用的编码解码方式的实施例数据示意图；
图5是本发明的时钟管理模块结构原理示意图。
具体实施方式
为了使本发明的目的、技术方案和技术效果更加清楚明白，以下结合说明书附图和实施例，对本发明做进一步详细说明。
如图1所示为两颗相邻的类脑芯片，均包括多个神经元计算单元、多个片上路由单元和异步通讯互连架构。其中路径1显示的是类脑芯片中脉冲数据交互的一种典型场景，脉冲数据由（0，0）位置的神经元发出，通过(0，0)、（N，0）位置的片上路由单元转发，到达（N，0）位置的神经元计算单元。对于该路径，（0，0）位置的神经元计算单元与片上路由单元之间，(0，0)、（N，0）位置的片上路由单元之间，以及（N，0）位置的片上路由单元与神经元计算单元之间，均通过芯片内异步通讯互连架构进行互连，所述神经元计算单元和片上路由单元均处于各自独立的时钟域中，由各自独立的时钟驱动工作，时钟管理模块在脉冲事件的驱动下自动开启和关闭当前时钟域的驱动时钟。所述路由单元用于选择和确定神经元计算单元之间传递的脉冲数据的传输路径并进行脉冲数据转发。
如图2所示，所述芯片内异步通讯互连架构包括片内数据发送模块、片内异步传输模块、片内数据接收模块，对于所述的芯片内异步通讯互连架构中的脉冲数据传递的具体过程包括：
（1）初始时刻，所述片内数据发送模块、片内异步传输模块、片内数据接收模块的输入和输出端的信号均被初始化，稳定为低电平；
（2）通讯开始时，激发脉冲事件的神经元计算单元发出脉冲数据及有效信号；
（3）通讯过程中，片内数据发送模块，将脉冲数据有效信号转换成电平翻转信号作为发送端请求，同时对脉冲数据进行寄存，并传递转换后的请求及寄存数据给片内异步传输模块，等待片内异步传输模块返回发送端响应后可以继续发送数据。片内异步传输模块收到请求后，数据锁存使能信号拉高，数据锁存器输出端输出锁存数据，该使能信号经过延时电路短暂延时后请求锁存使能信号拉高，请求锁存器输出端产生发送端请求；此时由于接收端请求信号发生翻转，数据锁存使能信号和请求锁存使能信号先后被拉低，数据传输模块不再传递新的数据，直到接收端响应信号有效翻转后可以继续传递数据。片内数据接收模块收到请求后对请求信号进行同步化处理，生成与后一个时钟域的驱动时钟同步的数据有效信号，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元，同时响应片内异步传输模块。
对于上述过程：片内异步传输模块工作不需要时钟驱动，本身就是事件驱动的；片内数据接收模块及所连接神经元计算单元或路由单元开机后处于空闲状态，所属的时钟管理模块将持续关闭该时钟域的驱动时钟，直到其检测到片内异步传输模块的输出请求信号电平翻转时开启驱动时钟，待神经元计算单元处理完或路由单元转发出当前脉冲数据后将恢复空闲状态，时钟管理模块随即关闭该时钟域的驱动时钟。由上述数据传递过程可知，片内数据发送模块依赖发送端的响应信号进行持续数据输出，而片内异步传输模块依赖接收端的响应信号进行持续数据传输，因此片内数据发送模块与片内接数据收模块并不直接互相依赖，因此片内异步通讯互连架构具有极高的通讯性能。
如图1所示的路径2显示的是类脑芯片之间脉冲数据交互的一种典型场景，脉冲数据由左侧类脑芯片内（N，N）位置的神经元发出，通过(N，N) 位置的片上路由单元转发，到达芯片边界后进入右侧类脑芯片，再通过右侧类脑芯片内（0，N）位置的片上路由单元转发到达（0，N）位置的神经元计算单元。对于该路径，左侧类脑芯片内（N，N）位置的神经元计算单元与片上路由单元之间，右侧类脑芯片内(0，N)位置的计算单元与片上路由单元之间均通过芯片内异步通讯互连架构进行互连，其脉冲数据传递过程如前所述。而两颗芯片之间通过芯片间异步互连架构进行互连，所有所述的神经元计算单元和片上路由单元均处于各自独立的时钟域中，由各自独立的时钟驱动工作。
如图3所示，所述芯片间异步互连架构包含数据编码与发送模块、数据检测模块、接收与解码模块，对于所述芯片间异步互连架构中脉冲数据传递的具体过程包括：
（1）通讯开始时，神经元计算单元发出脉冲数据及有效信号通过片上路由转发后到达芯片边界；
（2）通讯过程中，数据编码与发送模块按特定的编码方式将芯片需要输出的4位普通二进制数据进行7位特定有效数据编码，并传递编码后的数据至芯片的输出管脚，等待所连接芯片返回响应后可以继续发送数据。
数据检测模块对芯片管脚输入的7位数据进行有效性检测，当数据具有特定编码值时能够检测出数据有效，生成请求信号传递至接收与解码模块，该请求信号同时与接收使能信号经过与门电路后作为此次数据传输的响应信号返回至编码与发送模块；以有效数据“0010001”为例，数据进入数据检测模块，从左至右的三个或非门将输出“010”，从上至下的第二个muller-c单元将输出低电平，最后经与非门输出高电平，表明这是一个有效数据。接收与解码模块收到请求后对请求信号进行同步化处理，同时对接收数据按特定方式进行解码，转换成与后一个时钟域的驱动时钟同步的4位普通二进制数据，并传递同步后的有效信号及接收数据给相连的片上路由单元。
对于上述过程：数据模块工作不需要时钟驱动，本身就是事件驱动的；接收与解码模块及所连接路由单元开机后处于空闲状态，所属的时钟管理模块将持续关闭该时钟域的驱动时钟，直到其检测到数据模块的输出请求信号电平翻转时开启驱动时钟，待路由单元转发出当前脉冲数据后将恢复空闲状态，时钟管理模块随即关闭该时钟域的驱动时钟。由上述脉冲数据传递过程可知，编码与发送模块依赖响应信号进行持续数据输出，而该响应信号只与检测电路检测出的数据有效信号以及接收与解码模块的使能状态有关，而与接收与解码模块具体何时对输入的数据进行同步处理无关，因此芯片间异步通讯互连架构具有极高的通讯性能。
如图4所示是本发明的芯片间异步互连架构所使用的特定的编码、解码方式，数据编码与发送模块可以通过所述特定的编码、解码方式将4位普通二进制数据编码成7位特定有效数据；数据检测模块可以对所述7位特定有效数据进行有效性检测；而接收与解码模块也可以通过相同的方式将7位特定有效数据解码成对应的4位普通二进制数据。编码方式将4位普通二进制数据编码成7位数据，且7位数据中有且仅有两位为1其它位为0；解码方式将7位特定有效数据转换成编码方式所对应的4位普通二进制数据。
如图5所示是各个独立时钟域的时钟管理模块，其受事件驱动的时钟管理机制为：当时钟域的时钟管理模块处于空闲状态时，驱动时钟持续关闭，当脉冲数据请求到达时钟管理模块时,驱动时钟被开启，待神经元计算单元处理完或路由单元转发出当前脉冲数据后，驱动时钟再次关闭，直到新的脉冲数据请求到达。

Claims (6)

1.一种面向类脑芯片的异步通讯互连架构，包括芯片内异步通讯互连架构、芯片间异步通讯互连架构、神经元计算单元和片上路由单元，其特征在于：所述神经元计算单元和片上路由单元均各自设置连接的独立时钟域中的独立的时钟管理模块，在同一类脑芯片内神经元计算单元与片上路由单元、片上路由单元和相邻的片上路由单元通过所述芯片内异步通讯互连架构互连，相邻类脑芯片通过所述芯片间异步通讯互连架构互连；
所述芯片内异步通讯互连架构包括片内数据发送模块、片内异步传输模块和片内数据接收模块；
所述片内数据发送模块将神经元计算单元发出的脉冲数据有效信号转换成电平翻转信号作为发送端请求，同时对脉冲数据进行寄存，传递转换后的请求及所要寄存的数据给片内异步传输模块，等待片内异步传输模块返回发送端响应后继续发送数据；
所述片内异步传输模块接收发送端请求和寄存的数据，产生并输出接收端请求和锁存数据至片内数据接收模块；
所述片内数据接收模块收到接收端请求后对请求信号进行同步化处理，生成与后一个时钟域的驱动时钟同步的数据有效信号，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元，同时响应片内异步传输模块。
2.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述片内异步传输模块包括数据锁存器、延时电路、请求锁存器，所述锁存数据由数据锁存使能信号拉高时的数据锁存器输出，所述接收端请求由数据锁存使能信号经过延时电路短暂延时后的请求锁存使能信号拉高时的请求锁存器输出产生；同时接收端请求信号发生翻转，数据锁存使能信号和请求锁存使能信号先后被拉低，数据传输模块不再传递新的数据，直到接收端响应信号有效翻转后继续传递数据。
3.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述片内数据发送模块、片内异步传输模块和片内数据接收模块在通讯前的输入和输出端的信号均被初始化，稳定为低电平。
4.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述的芯片间异步互连架构包含数据编码与发送模块、数据检测模块、接收与解码模块；
所述的数据编码与发送模块按特定的编码方式将类脑芯片输出的普通二进制数据进行特定有效数据编码，并传递编码后的数据至芯片的输出管脚，等待所连接芯片返回响应后继续发送数据；
所述的数据检测模块对芯片管脚输入的数据进行有效性检测，当数据具有特定编码值时检测出数据有效，生成请求信号传递至接收与解码模块，该请求信号同时与接收与解码模块的接收使能信号经过与门电路后作为此次数据传输的响应信号返回至编码与发送模块；
所述的接收与解码模块收到请求后对请求信号进行同步化处理，同时对接收数据按特定方式进行解码，转换成与后一个时钟域的驱动时钟同步的普通二进制数据，并传递同步后的有效信号及接收数据给相连的神经元计算单元或片上路由单元。
5.如权利要求1所述的一种面向类脑芯片的异步通讯互连架构，其特征在于，所述时钟域的时钟管理模块受到脉冲事件的驱动，当时钟管理模块处于空闲状态时，驱动时钟持续关闭，在收到脉冲数据请求时开启当前时钟域的驱动时钟，待神经元计算单元处理完或路由单元转发出当前脉冲数据后关闭当前时钟域的驱动时钟。
6.一种类脑芯片，其特征在于：具有如权利要求1-5 任一一项所述的面向类脑芯片的异步通讯互连架构。
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