CN112769535B - 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法 - Google Patents

基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法 Download PDF

Info

Publication number
CN112769535B
CN112769535B CN202011546399.5A CN202011546399A CN112769535B CN 112769535 B CN112769535 B CN 112769535B CN 202011546399 A CN202011546399 A CN 202011546399A CN 112769535 B CN112769535 B CN 112769535B
Authority
CN
China
Prior art keywords
period
clock domain
periodic
value
type servo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011546399.5A
Other languages
English (en)
Other versions
CN112769535A (zh
Inventor
王科
李延法
钟前进
郝佳佳
黎永杨
崔永强
胡向明
吴芸
赵璐瑶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ADTECH (SHENZHEN) TECHNOLOGY CO LTD
Shanghai Step Electric Corp
Original Assignee
ADTECH (SHENZHEN) TECHNOLOGY CO LTD
Shanghai Step Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ADTECH (SHENZHEN) TECHNOLOGY CO LTD, Shanghai Step Electric Corp filed Critical ADTECH (SHENZHEN) TECHNOLOGY CO LTD
Priority to CN202011546399.5A priority Critical patent/CN112769535B/zh
Publication of CN112769535A publication Critical patent/CN112769535A/zh
Application granted granted Critical
Publication of CN112769535B publication Critical patent/CN112769535B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/40—Bus networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Numerical Control (AREA)

Abstract

一种基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，包括：将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；所述第二时钟域为周期中断所在的时钟域；根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。本发明在EtherCAT总线型伺服和脉冲型伺服使用同一个CoDeSys周期任务时，可使周期任务的时钟与周期中断的时钟同步。

Description

基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的 同步方法
技术领域
本发明涉及工业控制技术，尤其涉及CoDeSys控制器。
背景技术
工业以太网EtherCAT总线具有拓展性好，同步性高、抗干扰强等优点，随着工业以太网EtherCAT总线的不断发展，其被越来越多的机器人控制器所支持，同时，为了满足项目现场对步进电机、脉冲型伺服的需求，机器人控制器也会提供对高速脉冲的支持。
针对既支持EtherCAT总线型伺服又支持脉冲型伺服的CoDeSys控制器来说，对于某些特定的项目场合，EtherCAT总线型伺服与脉冲型伺服会搭配使用，但EtherCAT总线型伺服使用CoDeSys控制器中的x86/ARM处理器进行控制，脉冲型伺服使用CoDeSys控制器中的FPGA进行控制，若x86/ARM处理器与FPGA不在同一时钟域时，会产生同步问题。
图1示出了机器人控制器的EtherCAT总线型伺服与脉冲型伺服的结构框图。如图1所示，对于既支持EtherCAT总线型伺服又支持脉冲型伺服的机器人控制器来说，主要由3层组成：CoDeSys软件部分、Linux系统部分、硬件部分(x86/ARM和FPGA)。晶振1为x86/ARM处理器提供时钟源，晶振2为FPGA提供时钟源，x86/ARM和FPGA处于不同的时钟域。
若控制系统中只连接EtherCAT总线型伺服，即不会用到处于另一个时钟域的FPGA硬件模块时，其控制逻辑如图1左侧所示，自上而下的控制原理：控制器在一个CoDeSys周期任务中进行位置规划，然后依次通过CoDeSys实时内核(CoDeSys Runtime)模块、Linux系统模块、x86/ARM以及PHY模块将规划的位置值发送到EtherCAT总线型伺服，完成数据更新。其中，EtherCAT主从站有两种同步方法(EtherCAT官网组织规定，可自由选择)：所有的设备时钟同步到第一个具有DC(时钟分布)功能的EtherCAT从站时钟上；所有设备的时钟同步到EtherCAT主站时钟上。
若控制系统中只连接脉冲型伺服，即同时会用到处于不同时钟域的x86/ARM和FPGA硬件模块，其控制逻辑如图1中右侧所示，先自下而上后自上而下控制原理：FPGA以周期值(即周期时间)T周期性地产生中断给x86/ARM处理器，Linux中断处理将中断事件传递到Linux用户空间，Linux用户空间再将事件发送给CoDeSys中，进而唤醒CoDeSys外部事件任务，进行规划位置，当前周期规划完毕后，通过CoDeSys自定义组件将位置值通过与FPGA相连接的硬件接口更新到FGPA硬件模块中，最终将数据发送到脉冲型伺服，完成脉冲更新。
对于控制系统中只存在脉冲型伺服的情况，在未同步的情况下，不能用周期任务规划位置并更新脉冲，因为x86/ARM和FPGA位于不同的时钟域，CoDeSys周期任务的周期值(即周期时间)T是基于处于x86/ARM时钟域的时钟产生的，而FPGA周期中断的周期值T(即周期时间)是基于处于FPGA时钟域的时钟产生的，x86/ARM中的周期值T和FPGA中的周期值T可能并不相等。CoDeSys周期任务的周期与FPGA周期中断的周期不相等是由于晶振工工作频率有差异时，会导致以下三种情况：
晶振2与晶振1工作频率完全一样，虽然CoDeSys周期任务的周期T与FPGA周期中断的周期T的时间一样长，但周期任务每次开始时间与FPGA周期中断每次开始时间偏移不固定，偏移不固定时，CoDeSys周期任务执行代码的时间不定时，脉冲型伺服更新时可能会处于当前周期，也可能处于下一个周期，导致脉冲不准；
晶振2比晶振1的工作频率快，即CoDeSys周期任务的周期值T比FPGA周期中断的周期值T的时间长，如图2所示，经过一段时间误差累积后，FPGA周期计数次数比CoDeSys周期任务计数次数多，会产生脉冲多发的情况，导致脉冲不准问题；
晶振2比晶振1的工作频率慢，即CoDeSys周期任务的周期值T比FPGA周期中断的周期值T的时间短，经过一段时间误差累积后，FPGA周期计数次数比CoDeSys周期任务计数次数少，会产生脉冲少发的情况，导致脉冲不准问题；
晶振因材料微小差异，同时受周围环境温度的影响比较大，总会出现工作频率不一样的情况。
下表示出了总线型伺服/脉冲型伺服在执行周期任务、外部事件任务时与同步的关系：
Figure BDA0002856348430000031
由上表可知，总线型伺服和脉冲型伺服搭配使用，用外部事件任务无法解决存在的问题，只能使用周期任务实现同步去解决。
发明内容
本发明所要解决的技术问题在于提供一种基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其在EtherCAT总线型伺服和脉冲型伺服使用同一个CoDeSys周期任务时，可使CoDeSys周期任务的时钟与周期中断的时钟同步。
本发明所要解决的技术问题在于提供一种基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其在CoDeSys周期任务时钟与周期中断的时钟同步成功后，可使周期任务的周期的开始时间与周期中断的周期的开始时间实现同步。
本发明实施例的一种基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，包括：
将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；所述第二时钟域为周期中断所在的时钟域；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。
进一步地，上述的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，还包括以下步骤：
当第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差稳定在预定的偏差范围内时中止对周期任务的周期进行动态调节；
将第一时钟域中的周期任务的当前周期开始时的时间与第二时钟域中的周期中断的下一个周期的开始时间做差，得到差值Offset；
将周期任务的当前周期的下一个周期的周期值设为T+Offset，并在周期任务的下一个周期中将周期任务的周期值重新设为T；
在周期值重新成为T后的第二个周期将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。
本发明至少具有以下优点：
1、本实施例的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法在EtherCAT总线型伺服和脉冲型伺服使用同一个CoDeSys周期任务时，将CoDeSys周期任务时钟实时同步到FPGA时钟，即CoDeSys周期任务的周期与FPGA周期中断的周期时间长短一样，实现了周期同步；
2、本实施例的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法在CoDeSys周期任务时钟与周期中断时钟同步成功后，解决了周期任务每个周期的开始时间与周期中断的每个周期开始时间的相对偏移问题，实现了相对偏移同步。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了机器人控制器的EtherCAT总线型伺服与脉冲型伺服的结构框图。
图2示出了CoDeSys周期任务的周期和FPGA周期中断的周期的示意图。
图3示出了根据本发明一具体实施方式的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法的流程示意图。
图4示出了基于CoDeSys控制器的控制系统的原理框图。
图5示出了实现CoDeSys周期任务的周期的开始时间与FPGA周期中断的周期的开始时间同步的原理示意图。
具体实施方式
根据本发明实施例的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，包括：
将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；所述第二时钟域为周期中断所在的时钟域；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。
进一步地，上述的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，还包括以下步骤：
当第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差稳定在预定的偏差范围内时中止对周期任务的周期进行动态调节；
将第一时钟域中的周期任务的当前周期开始时的时间与第二时钟域中的周期中断的下一个周期的开始时间做差，得到差值Offset；
将周期任务的当前周期的下一个周期的周期值设为T+Offset，并在周期任务的下一个周期中将周期任务的周期值重新设为T；
在周期值重新成为T后的第二个周期(即周期任务当前周期的下三个周期)将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期(即周期值重新成为T后的第一个周期)开始时的第二时钟域时间做差，得到差值SystemTimeDiff；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。
图3示出了根据本发明一具体实施方式的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法的流程示意图，图4示出了基于CoDeSys控制器的控制系统的原理框图，图5示出了实现CoDeSys周期任务的周期的开始时间与FPGA周期中断的周期的开始时间同步的原理示意图。下面结合图3至图5对本发明的具体实施过程进行详细说明。
在CoDeSys控制器中创建一个周期值为T的周期任务，该周期任务工作在x86/ARM时钟域(即前述的第一时钟域)，主要用于对EtherCAT总线型伺服和脉冲型伺服进行位置规划(使用PLCopen Part1功能块进行位置规划必须放到同一个任务下，否则总线轴会报错)。EtherCAT总线DC时钟同步到EtherCAT主站时钟，即所有的从站使用CoDeSys控制器中的晶振1时钟(即x86/ARM时钟域的时钟)，CoDeSys EtherCAT主站在每个任务周期将自己的系统时钟时间(系统上电后时间)发送到EtherCAT总线上所有的从站，实现EtherCAT DC时钟同步。
在周期任务中设置周期值为T的周期中断(即设置了FPGA中脉冲模块的中断周期)，周期中断工作在FPGA时钟域(即前述的第二时钟域)。
在周期任务的每个周期开始时获取FPGA系统时间(即第二时钟域的时间)。将周期任务的当前周期开始时的FPGA系统时间与上一次周期开始时的FPGA系统时间做差，得到差值SystemTimeDiff，通过PID算法(在其它的实施方式中也可采用PI算法等)对周期任务的周期进行动态调节，以使x86/ARM时钟域中的周期任务的周期值与FPGA时钟域中的周期中断的周期值一致。其中，PID的给定值为FPGA时钟域中的周期中断的周期值，差值SystemTimeDiff为反馈值，给定与反馈的差值为Err，PID计算式如下：
Figure BDA0002856348430000061
上式中，U为控制量，是对周期任务的周期的补偿量，Kp为比例放大系数，TN为积分时间常数，TV为微分时间常数。PID控制器的输出经过限幅后再叠加到周期T上，通过CoDeSys提供的SysTask组件中的SysTaskSetInterval函数设置为周期任务的新周期。PID控制周期(或PI控制周期)与FPGA时钟域(即第二时钟域)中的周期中断的周期值一致。
经过多次PID调节，CoDeSys控制器中周期任务的周期将与FPGA的周期中断的周期大体相等，不再出现两个不同时钟域的周期T有微小差别的情况。
CoDeSys周期任务的周期与FPGA周期中断的周期时间同步成功后，x86/ARM时钟域的周期任务的周期开始时间可能位于FPGA时钟域的两个中断周期的开始时间之间的任意位置。
为了解决该问题，当FPGA时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差稳定在预定的偏差范围内时先中止对周期任务的周期进行动态调节。若在连续N个PID控制周期中周期中断的周期值与差值SystemTimeDiff之间的偏差都保持在预定的偏差范围内，可视为偏差已稳定在预定的偏差范围内，CoDeSys周期任务的周期与FPGA周期中断的周期时间同步成功。如图5所示，获取CoDeSys周期任务的当前周期开始时间与FPGA周期中断的下一个周期的开始时间，做差得到Offset值，然后在周期任务的当前周期中将将周期任务的下一个周期的周期值设置为T+Offset，再在周期为T+Offset的周期中将周期任务的周期重新设为周期T。相对偏移调节完成后，继续用PID算法进行周期同步，即，在周期值重新成为T后的第二个周期将当前周期开始时的FPGA时钟域时间与上一周期开始时的FPGA时钟域时间做差，得到差值SystemTimeDiff；根据FPGA时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对周期任务的周期进行动态PID调节，以使x86/ARM时钟域中的周期任务的周期值与FPGA时钟域中的周期中断的周期值一致。
本发明实施例的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法在EtherCAT总线型伺服和脉冲型伺服使用同一个CoDeSys周期任务时，可使CoDeSys周期任务的时钟与周期中断的时钟同步。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (4)

1.一种基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其特征在于，包括：
将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；所述第二时钟域为周期中断所在的时钟域；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致;
当第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差稳定在预定的偏差范围内时中止对周期任务的周期进行动态调节；
将第一时钟域中的周期任务的当前周期开始时的时间与第二时钟域中的周期中断的下一个周期的开始时间做差，得到差值Offset；
将周期任务的下一个周期的周期值设为T+Offset，并在周期任务的下一个周期中将周期任务的周期值重新设为T；
在周期值重新成为T后的第二个周期将第一时钟域中的周期任务的当前周期开始时的第二时钟域时间与上一周期开始时的第二时钟域时间做差，得到差值SystemTimeDiff；
根据第二时钟域中的周期中断的周期值与差值SystemTimeDiff之间的偏差对第一时钟域中的周期任务的周期进行动态调节，以使第一时钟域中的周期任务的周期值与第二时钟域中的周期中断的周期值一致。
2.根据权利要求1所述的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其特征在于，以第二时钟域中的周期中断的周期值为给定值，以差值SystemTimeDiff为反馈值，通过PID控制或PI控制对所述第一时钟域中的周期任务的周期进行动态调节。
3.根据权利要求2所述的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其特征在于，PID控制周期或PI控制周期与第二时钟域中的周期中断的周期值一致。
4.根据权利要求1所述的基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法，其特征在于，所述第一时钟域为x86/ARM时钟域，所述第二时钟域为FPGA时钟域。
CN202011546399.5A 2020-12-23 2020-12-23 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法 Active CN112769535B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011546399.5A CN112769535B (zh) 2020-12-23 2020-12-23 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011546399.5A CN112769535B (zh) 2020-12-23 2020-12-23 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法

Publications (2)

Publication Number Publication Date
CN112769535A CN112769535A (zh) 2021-05-07
CN112769535B true CN112769535B (zh) 2023-01-06

Family

ID=75693978

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011546399.5A Active CN112769535B (zh) 2020-12-23 2020-12-23 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法

Country Status (1)

Country Link
CN (1) CN112769535B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113359422A (zh) * 2021-06-29 2021-09-07 湘潭大学 一种基于Codesys软件开发位置误差补偿的运动控制系统与方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105024777A (zh) * 2015-07-29 2015-11-04 上海新时达电气股份有限公司 基于EtherCAT实时以太网的伺服驱动器同步方法
CN105049309A (zh) * 2015-07-29 2015-11-11 上海新时达电气股份有限公司 基于powerlink实时以太网的伺服驱动器同步方法
CN111953469A (zh) * 2020-07-21 2020-11-17 季华实验室 一种伺服驱动器与Ethercat DC时钟的同步方法、装置及电子设备
CN111983943A (zh) * 2019-10-25 2020-11-24 深圳市安达自动化软件有限公司 伺服电机控制方法及其控制器、装置、设备、存储介质

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105024777A (zh) * 2015-07-29 2015-11-04 上海新时达电气股份有限公司 基于EtherCAT实时以太网的伺服驱动器同步方法
CN105049309A (zh) * 2015-07-29 2015-11-11 上海新时达电气股份有限公司 基于powerlink实时以太网的伺服驱动器同步方法
CN111983943A (zh) * 2019-10-25 2020-11-24 深圳市安达自动化软件有限公司 伺服电机控制方法及其控制器、装置、设备、存储介质
CN111953469A (zh) * 2020-07-21 2020-11-17 季华实验室 一种伺服驱动器与Ethercat DC时钟的同步方法、装置及电子设备

Also Published As

Publication number Publication date
CN112769535A (zh) 2021-05-07

Similar Documents

Publication Publication Date Title
CN112769535B (zh) 基于CoDeSys控制器的EtherCAT总线型伺服与脉冲型伺服的同步方法
US20220413474A1 (en) Control system
KR101636496B1 (ko) 신호 동기 시스템, 노드 동기 시스템, 신호 동기 방법, 및 노드 동기 방법
WO2019107022A1 (ja) 制御装置および制御方法
EP3361635B1 (en) Control system and pulse output device
Chen et al. A clock synchronization method for EtherCAT master
Lesi et al. Towards plug-n-play numerical control for reconfigurable manufacturing systems
US9081371B2 (en) Method for synchronizing an operating clock with a time clock of an automation network
US11310026B2 (en) Communication system, communication device, and program
CN116455501A (zh) 一种数据帧同步通信方法、系统、数控机床
JP2014106594A (ja) マイコン
CN114205045A (zh) 一种tte网络时钟校准方法及系统
US20240028067A1 (en) Time synchronization between a master and a slave in a network
Akpınar et al. Drift correction for the software-based clock synchronization on controller area network
Lesi et al. Synchronization of distributed controllers in cyber-physical systems
JP4491083B2 (ja) モータ制御装置およびその同期方法
CN115085595A (zh) 一种多轴伺服驱动同步控制方法及装置、系统
Shen et al. Synchronous multi-axis motion control based on modified EtherCAT distributed clock
JP6951019B2 (ja) カウンタ装置、時刻算出装置、情報処理装置、制御方法、時刻の算出方法及びプログラム
KR20140014918A (ko) 이더넷 통신 시스템 및 시간 동기화 방법
CN116149250B (zh) 一种基于硬定时器的多plc控制器高时间精度指令同步方法
Li et al. A synchronization method for local applications of EtherCAT master-slave in Open CNC system
JP7382980B2 (ja) コントローラ、機器制御システム、時刻同期方法、および時刻同期プログラム
US11770235B2 (en) Time synchronization of controller
CN113867228B (zh) 一种canopen主站与cpu的数据实时同步方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant