CN112769430A - 一种信号沿检测延时电路、电器及信号沿检测延时装置 - Google Patents

Abstract

本申请公开了一种信号沿检测延时电路、电器及信号沿检测延时装置，该信号沿检测延时电路包括顺次连接的沿触发单元、沿延时单元和波形处理单元，其中沿触发单元用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号，沿延时单元用于对沿信号进行相同延时，而波形处理单元用于将经过延时的沿信号整合为新的数字信号并输出。本申请实施例将输入数字信号的上升沿和下降沿都统一处理为沿信号，再通过只有一路电流源的延时电路进行延时，避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。

Description

一种信号沿检测延时电路、电器及信号沿检测延时装置

技术领域

本申请一般涉及电子电路技术领域，具体涉及一种信号沿检测延时电路、电器及信号沿检测延时装置。

背景技术

在半导体器件中会使用到延时电路，即脉冲输入信号经过延时电路之后，输出具有一定信号宽度的延时信号。以半导体器件绝缘栅双极型晶体管(Insulated GateBipolar Transistor，IGBT)为例，其是由双极型三极管(Bipolar Junction Transistor，BJT)和绝缘栅型场效应管(Metal Oxide Semiconductor，MOS)组成的复合全控型电压驱动式功率半导体器件，兼有金属-氧化物半导体场效应晶体管(MetalSemiconductor FieldEffect Transistor，MESFET)的高输入阻抗和电力晶体管(Giant Transistor，GTR)的低导通压降两方面的优势，可广泛应用于直流电压为600V及以上的变流系统，比如变频器、开关电源、照明电路和牵引传动等领域。

目前如图1所示，其为现有技术中信号延时电路的示意图，其中延时电路采用电流镜结构产生两路电流源。当数字信号通过该延时电路时，信号的上升沿会触发电容进行放电，而信号的下降沿会触发电容进行充电，由此得到延时后的信号，具体详见图2所示现有技术中的信号延时波形图。

在实现本发明的过程中，发明人发现现有技术中至少存在如下问题：为使输出信号上下沿延时能够精准一致，两路延时所使用的电流源必须大小相等且版图绘制上需要进行匹配处理，然而通过电流镜结构产生两路电流源，仍然会出现不可消除的微小偏差，使得实际芯片产生的延时偏差结果会比理论仿真值更大，导致上下沿的信号延时时间不一致，需要不断地对电流源进行修调，效率低下。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种信号沿检测延时电路、电器及信号沿检测延时装置，能够快速地对数字信号上下沿进行相同延时，精准性高，同时也提高了处理效率。

第一方面，本申请提供一种信号沿检测延时电路，所述信号沿检测延时电路包括顺次连接的沿触发单元、沿延时单元和波形处理单元；

所述沿触发单元，用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号；所述沿延时单元，用于对所述沿信号进行相同延时；所述波形处理单元，用于将经过延时的所述沿信号整合为新的数字信号并输出。

可选地，所述沿延时单元包括第一非门、施密特触发器、电容、电流源、第一MOS管和第二MOS管；其中，所述第一MOS管和所述电流源连接。

可选地，所述第一MOS管和所述电流源连接，具体包括：

所述第一MOS管的源极连接所述电流源，所述第一MOS管的漏极和所述第二MOS管的漏极连接，所述第一MOS管的栅极和所述第二MOS管的栅极连接，以及所述第二MOS管的源极接地。

可选地，MOS管的栅极与所述沿触发单元的输出端连接，所述MOS管的漏极与所述电容的第一端连接，所述电容的第二端接地，所述MOS管包括所述第一MOS管和所述第二MOS管；

所述电容的第一端和所述施密特触发器的输入端连接，所述施密特触发器的输出端与所述第一非门的输入端连接，所述第一非门的输出端连接所述波形处理单元的输入端。

可选地，所述施密特触发器由PMOS管组和NMOS管组构成，所述PMOS管组包括三个PMOS管，所述NMOS管组包括三个NMOS管。

可选地，所述沿触发单元和所述波形处理单元反馈连接。

可选地，所述沿触发单元包括第一与非门、第二与非门、第一或非门、第二或非门、第三或非门和第二非门；

其中，所述第一与非门的第一输入端用于输入所述数字信号，所述第一与非门的第二输入端用于输入使能信号，并与所述第二非门的输入端连接，所述第一与非门的输出端分别连接所述第一或非门的第一输入端、所述第二与非门的第一输入端和所述波形处理单元中第四或非门的第一输入端，

所述第一或非门的第二输入端和所述第二与非门的第二输入端连接，所述第一或非门的输出端连接所述第二或非门的第一输入端，所述第二与非门的输出端连接所述第三或非门的第一输入端，

所述第三或非门的第二输入端连接所述第二非门的输出端，所述第三或非门的输出端连接所述第二或非门的第二输入端，所述第二或非门的输出端连接所述沿延时单元的输入端。

可选地，所述波形处理单元包括第三与非门、第四与非门、第三非门、第四或非门和RS触发器；

其中，所述沿延时单元的输出端分别连接所述第三与非门的第一输入端和所述第三非门的输入端，所述第三与非门的第二输入端连接所述第四或非门的第一输入端，所述第三与非门的输出端连接所述第四与非门的第一输入端，所述第四与非门的第二输入端用于输入使能信号，所述第三非门的输出端连接所述第四或非门的第二输入端；

所述第四或非门的输出端连接所述RS触发器的S端，所述第四与非门连接所述RS触发器的R端，所述RS触发器的输出端连接所述沿触发单元中所述第二与非门的第二输入端。

第二方面，本申请提供一种电器，包括如第一方面所述的信号沿检测延时电路。

第三方面，本申请提供一种信号沿检测延时装置，所述信号沿检测延时装置包括：

延时控制模块，用于控制对输入数字信号的上升沿和下降沿分别触发以生成沿信号，并将所述沿信号进行相同延时；

信号整合模块，用于控制经过延时的所述沿信号整合为新的数字信号并输出。

从以上技术方案可以看出，本申请实施例具有以下优点：

本申请实施例提供了一种信号沿检测延时电路、电器及信号沿检测延时装置，该信号沿检测延时电路包括顺次连接的沿触发单元、沿延时单元和波形处理单元，其中沿触发单元用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号，沿延时单元用于对沿信号进行相同延时，而波形处理单元用于将经过延时的沿信号整合为新的数字信号并输出。基于此，本申请实施例将输入数字信号的上升沿和下降沿都统一处理为沿信号，再通过只有一路电流源的延时电路进行延时，避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为现有技术中信号延时电路的示意图；

图2为现有技术中的信号延时波形图；

图3为本申请实施例提供的一种信号沿检测延时电路的基本结构示意图；

图4为本申请实施例提供的一种沿延时单元的电路结构示意图；

图5为本申请实施例提供的另一种沿延时单元的电路结构示意图；

图6为本申请实施例提供的一种施密特触发器的具体电路示意图；

图7为本申请实施例提供的另一种信号沿检测延时电路的结构示意图；

图8为本申请实施例提供的一种沿触发单元的电路结构示意图；

图9为本申请实施例提供的一种波形处理单元的电路结构示意图；

图10为本申请实施例提供的一种信号沿检测延时电路的示例；

图11为本申请实施例提供的一种基于信号沿检测延时电路的波形示意图；

图12为本申请实施例提供的一种逻辑门的具体电路示意图；

图13为本申请实施例提供的一种信号沿检测延时方法的流程示意图；

图14为本申请实施例提供的一种信号沿检测延时装置的基本结构示意图。

附图标记：

11-沿触发单元，111-第一与非门，112-第二与非门，113-第一或非门，114-第二或非门，115-第三或非门，116-第二非门；12-沿延时单元，121-第一非门，122-施密特触发器，1221-PMOS管组，1222-NMOS管组，123-电容，124-电流源，125-第一MOS管，126-第二MOS管；13-波形处理单元，131-第三与非门，132-第四与非门，133-第三非门，134-第四或非门，135-RS触发器。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。

为了便于理解和说明，下面通过图3至图14详细的阐述本申请实施例提供的信号沿检测延时电路、电器及信号沿检测延时装置、方法。

请参考图3，其为本申请实施例提供的一种信号沿检测延时电路的基本结构示意图。该信号沿检测延时电路包括顺次连接的沿触发单元11、沿延时单元12和波形处理单元13。

需要说明的是，沿触发单元11用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号，沿延时单元12用于对沿信号进行相同延时，而波形处理单元13用于将经过延时的沿信号整合为新的数字信号并输出。比如，沿触发单元11在检测到数字信号的上升沿和下降沿之后，自身生成一段脉冲，进而发送至沿延时单元12进行相同延时，其中该脉冲时间宽度大于延时电路的延时时间且小于输入数字信号的时间宽度。

其中，如图4所示，其为本申请实施例提供的一种沿延时单元的电路结构示意图。沿延时单元12包括第一非门121、施密特触发器122、电容123、电流源124、第一MOS管125和第二MOS管126。其中，第一MOS管125和电流源124连接。此时，第一MOS管125为PMOS管，第二MOS管126为NMOS管。具体的，第一MOS管125的源极连接电流源124，第一MOS管125的漏极和第二MOS管126的漏极连接，第一MOS管125的栅极和第二MOS管126的栅极连接，以及第二MOS管的源极接地。当然，本申请实施例中沿延时单元的电路结构也可以如图5所示，对此不再赘述。总而言之，本申请实施例沿延时单元12中仅有一路电流源124，数字信号的上下沿都是通过同一延时电路，因此避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。同时，当信号延时的精度要求非常高，需要做修调电路时，本申请实施例仅需要对唯一的延时电路部分进行修调，并且对电流源和电容都可调整，选择多样化，减少了修调焊盘，节约修调电路的面积。

可选地，第一MOS管125的栅极与沿触发单元11的输出端连接，第一MOS管125的漏极与电容123的第一端连接；第二MOS管126的栅极与沿触发单元11的输出端连接，第二MOS管126的漏极与电容123的第一端连接，而电容123的第二端接地，电容123的第一端和施密特触发器122的输入端连接；施密特触发器122的输出端与第一非门121的输入端连接，第一非门121的输出端连接波形处理单元13的输入端。

需要说明的是，如图6所示，本申请实施例中的施密特触发器122由PMOS管组1221和NMOS管组1222构成，该PMOS管组1221包括三个PMOS管，NMOS管组1222包括三个NMOS管。当然施密特触发器122还有其它结构，凡是与施密特触发器122具有相同逻辑运算的触发器都是可行的，本申请实施例对此不再赘述。

可选地，在本申请的其它实施例中，如图7所示，其为本申请实施例提供的另一种信号沿检测延时电路的结构示意图。其中，沿触发单元11和波形处理单元13反馈连接，由此能够循环地对输入数字信号进行延时，提高了效率。

可选地，请参考图8，其为本申请实施例提供的一种沿触发单元的电路结构示意图。该沿触发单元11包括第一与非门111、第二与非门112、第一或非门113、第二或非门114、第三或非门115和第二非门116。

其中，第一与非门111的第一输入端用于输入数字信号，第一与非门111的第二输入端用于输入使能信号，并与第二非门116的输入端连接，第一与非门111的输出端分别连接第一或非门113的第一输入端和第二与非门112的第一输入端，第一或非门113的第二输入端和第二与非门112的第二输入端连接，第一或非门113的输出端连接第二或非门114的第一输入端，第二与非门112的输出端连接第三或非门115的第一输入端，第三或非门115的第二输入端连接第二非门116的输出端，第三或非门115的输出端连接第二或非门114的第二输入端，第二或非门114的输出端连接沿延时单元12的输入端。

可选地，请参考图9，其为本申请实施例提供的一种波形处理单元的电路结构示意图。该波形处理单元13包括第三与非门131、第四与非门132、第三非门133、第四或非门134和RS触发器135。

其中，沿延时单元12的输出端分别连接第三与非门131的第一输入端和第三非门133的输入端，第三与非门131的第二输入端连接第四或非门134的第一输入端，第三与非门131的输出端连接第四与非门132的第一输入端，第四与非门132的第二输入端用于输入使能信号，第三非门133的输出端连接第四或非门134的第二输入端；第四或非门134的输出端连接RS触发器135的S端，第四与非门132连接RS触发器135的R端。

需要说明的是，本申请实施例中RS触发器135可以包括但不限于由两个或非门构成，当然也可以由两个与非门构成，对此不进行限定。

举例说明，请参考图10，其为本申请实施例提供的一种信号沿检测延时电路的示例。其中，波形处理单元13中第四或非门134的第一输入端连接沿触发单元11中第一或非门113的第一输入端，波形处理单元13中RS触发器135的输出端连接沿触发单元11中第二与非门112的第二输入端。

基于图10所示的信号沿检测延时电路，延时信号的形成遵循以下过程：

需要说明的是，在信号沿检测延时电路进入工作状态之前，首先使能信号(Enable，EN)对电路进行初始化。在波形处理单元13中，EN使能信号将RS触发器135的R端置“1”，S端置“0”，使输出端保持输出为“0”，从而防止在电源电压较低的情况下，出现逻辑混乱。同时，EN使能信号控制沿触发单元11输出端节点的初始态信号为“1”，从而控制第一MOS管125关断，第二MOS管126打开，将电容123上的电位下拉到地，实现电容123的初始化。此时，第一MOS管125为PMOS管，第二MOS管126为NMOS管。

当EN使能信号放开对电路的初始化钳位之后，电路开始工作。如图11所示，其为本申请实施例提供的一种基于信号沿检测延时电路的波形示意图，具体工作过程分为5个时段，即T1～T5。

T1时段：当沿触发单元11的输入端in信号为0，波形处理单元13的输出端out反馈回的信号也为“0”时，节点A输出信号为“1”。此时，第二MOS管126保持打开，电容123上的电位维持在地，波形处理单元13逻辑运算后RS触发器135的S端不变，R端变为“0”，输出端out仍为“0”。

T2时段：当沿触发单元11的输入端in的信号跳变为“1”时，波形处理单元13的输出端out由于延时的存在而仍为“0”，经过沿触发单元11的逻辑运算，节点A输出信号跳变为“0”，第二MOS管126关闭，第一MOS管125打开，经上方的电流源124为电容123充电。

T3时段：经过△t时间后，电容123充电到一定的电压，使施密特触发器122发生跳变，沿延时单元12输出端节点B由“0”变为“1”并进入到波形处理单元13。同时，波形处理单元13还接收到沿触发单元11的输入端in为高的信息，从而判断出节点B此刻发送过来的是上升沿延时信号，因此对RS触发器135的S端发送信号“1”进行触发，波形处理单元13的输出端out跳变为“1”。此外，跳变后的输出端out信号反馈回沿触发单元11，说明经过延时输出已经跳变，此次的沿检测延时结束，逻辑运算后节点A变回“1”，第一MOS管125关断，第二MOS管126打开将电容123重新下拉，节点B也归“0”。

需要说明的是，延时时间△t取决于电流源124的电流值与电容123的电容值。根据电容的电流-电压微分关系：

假设施密特触发器122输出由1到0的翻转阈值为V_s，电容大小为C_d，电流源124提供的电流大小为I_d，将其代入式(1)中可得延时时间T_d为：

延时时间△t由电路中的电流源124与电容123大小决定，当输入进来的脉冲波形时长<延时时间△t时，该波形无法进行延时输出，因此本申请实施例中的信号沿检测延时电路起到滤波的作用。

T4时段：沿触发单元11的输入端in从“1”变回“0”，此时的输入输出信号不一致又引发了沿触发区逻辑的跳变，节点A再次变为“0”，第二MOS管126关断，第一MOS管125打开再次给电容123充电。

T5时段：经过△t时间后，节点B再次由“0”变为“1”，然而此时的沿触发单元11的输入端in信号已经变为“0”，波形处理单元13判断出此时的节点B输入进来的是下降沿延时信号，RS触发器135的R端变为“1”，波形处理单元13的输出端out跳变成“0”，并且反馈回沿触发单元11将节点A变回“1”，电容123拉到地，B变回“0”。至此，该信号沿检测延时电路完成一个周期的工作，等待下一次沿信号的触发。

需要说明的是，如图12所示，从左至右分别为非门、与非门和或非门的具体电路示意图。本申请实施例中非门由一个NMOS管和一个PMOS管构成，非门包括第一非门121、第二非门116和第三非门133；与非门由两个NMOS管和两个PMOS管构成，与非门包括第一与非门111、第二与非门112、第三与非门131和第四与非门132；或非门由两个NMOS管和两个PMOS管构成，或非门包括第一或非门113、第二或非门114、第三或非门115和第四或非门134。

本申请实施例中经过信号沿检测延时电路所得到的脉冲波，不仅上下沿所经过的延时时间保持一致，并且延时前后的脉冲宽度损耗极小，同时电路所占面积也更小。因此，本申请实施例中的信号沿检测延时电路在功能上适用于对延时精度要求高的滤波电路，以及要求延时后信号传输不失真的延时电路等，而在应用中适用于小面积的信号沿延时滤波电路，更加地节约成本。

另外，本申请实施例还提供一种电器，该电器包括如图3～10所示的任意一个信号沿检测延时电路。

本申请实施例提供了一种信号沿检测延时电路，该信号沿检测延时电路包括顺次连接的沿触发单元、沿延时单元和波形处理单元，其中沿触发单元用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号，沿延时单元用于对沿信号进行相同延时，而波形处理单元用于将经过延时的沿信号整合为新的数字信号并输出。基于此，本申请实施例将输入数字信号的上升沿和下降沿都统一处理为沿信号，再通过只有一路电流源的延时电路进行延时，避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。

基于前述实施例，如图13所示，其为本申请实施例提供的一种信号沿检测延时方法的流程示意图。该信号沿检测延时方法应用于信号沿检测延时电路的控制端，包括如下步骤：

S1301，对输入数字信号的上升沿和下降沿分别触发以生成沿信号，并将沿信号进行相同延时。

比如，本申请实施例通过控制沿触发单元11对输入数字信号的上升沿和下降沿分别触发以生成沿信号，而后沿延时单元12对沿信号进行相同延时。

S1302，整合经过延时的沿信号为新的数字信号并输出。

比如，本申请实施例通过控制波形处理单元13将经过延时的沿信号整合为新的数字信号并输出。

需要说明的是，本实施例中与其它实施例中相同步骤和相同内容的说明，可以参照其它实施例中的描述，此处不再赘述。

本申请实施例提供了一种信号沿检测延时方法，该信号沿检测延时方法将输入数字信号的上升沿和下降沿都统一处理为沿信号，再通过同一延时电路进行延时，避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。

基于前述实施例，如图14所示，其为本申请实施例提供的一种信号沿检测延时装置的基本结构示意图。该信号沿检测延时装置14为信号沿检测延时电路的控制端，包括：

延时控制模块1401，用于控制对输入数字信号的上升沿和下降沿分别触发以生成沿信号，并将沿信号进行相同延时。

比如，本申请实施例中延时控制模块1401通过控制沿触发单元11对输入数字信号的上升沿和下降沿分别触发以生成沿信号，而后沿延时单元12对沿信号进行相同延时。

信号整合模块1402，用于控制经过延时的沿信号整合为新的数字信号并输出。

比如，本申请实施例中信号整合模块1402通过控制波形处理单元13将经过延时的沿信号整合为新的数字信号并输出。

需要说明的是，本实施例中与其它实施例中相同步骤和相同内容的说明，可以参照其它实施例中的描述，此处不再赘述。

本申请实施例提供了一种信号沿检测延时装置，延时控制模块用于控制对输入数字信号的上升沿和下降沿分别触发以生成沿信号，并将沿信号进行相同延时，进而信号整合模块用于控制经过延时的沿信号整合为新的数字信号并输出。基于此，本申请实施例将输入数字信号的上升沿和下降沿都统一处理为沿信号，再通过同一延时电路进行延时，避免了采用电流镜结构的两路电流源不一致而造成上下沿延时不同。

需要说明的是，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (10)

1.一种信号沿检测延时电路，其特征在于，所述信号沿检测延时电路包括顺次连接的沿触发单元、沿延时单元和波形处理单元；

所述沿触发单元，用于对输入数字信号的上升沿和下降沿分别触发以生成沿信号；所述沿延时单元，用于对所述沿信号进行相同延时；所述波形处理单元，用于将经过延时的所述沿信号整合为新的数字信号并输出。

2.根据权利要求1所述的信号沿检测延时电路，其特征在于，所述沿延时单元包括第一非门、施密特触发器、电容、电流源、第一MOS管和第二MOS管；其中，所述第一MOS管和所述电流源连接。

3.根据权利要求2所述的信号沿检测延时电路，其特征在于，所述第一MOS管和所述电流源连接，具体包括：

所述第一MOS管的源极连接所述电流源，所述第一MOS管的漏极和所述第二MOS管的漏极连接，所述第一MOS管的栅极和所述第二MOS管的栅极连接，以及所述第二MOS管的源极接地。

4.根据权利要求3所述的信号沿检测延时电路，其特征在于，MOS管的栅极与所述沿触发单元的输出端连接，所述MOS管的漏极与所述电容的第一端连接，所述电容的第二端接地，所述MOS管包括所述第一MOS管和所述第二MOS管；

所述电容的第一端和所述施密特触发器的输入端连接，所述施密特触发器的输出端与所述第一非门的输入端连接，所述第一非门的输出端连接所述波形处理单元的输入端。

5.根据权利要求2-4任意一项所述的信号沿检测延时电路，其特征在于，所述施密特触发器由PMOS管组和NMOS管组构成，所述PMOS管组包括三个PMOS管，所述NMOS管组包括三个NMOS管。

6.根据权利要求1所述的信号沿检测延时电路，其特征在于，所述沿触发单元和所述波形处理单元反馈连接。

7.根据权利要求6所述的信号沿检测延时电路，其特征在于，所述沿触发单元包括第一与非门、第二与非门、第一或非门、第二或非门、第三或非门和第二非门；

其中，所述第一与非门的第一输入端用于输入所述数字信号，所述第一与非门的第二输入端用于输入使能信号，并与所述第二非门的输入端连接，所述第一与非门的输出端分别连接所述第一或非门的第一输入端、所述第二与非门的第一输入端和所述波形处理单元中第四或非门的第一输入端，

所述第一或非门的第二输入端和所述第二与非门的第二输入端连接，所述第一或非门的输出端连接所述第二或非门的第一输入端，所述第二与非门的输出端连接所述第三或非门的第一输入端，

所述第三或非门的第二输入端连接所述第二非门的输出端，所述第三或非门的输出端连接所述第二或非门的第二输入端，所述第二或非门的输出端连接所述沿延时单元的输入端。

8.根据权利要求7所述的信号沿检测延时电路，其特征在于，所述波形处理单元包括第三与非门、第四与非门、第三非门、所述第四或非门和RS触发器；

其中，所述沿延时单元的输出端分别连接所述第三与非门的第一输入端和所述第三非门的输入端，所述第三与非门的第二输入端连接所述第四或非门的第一输入端，所述第三与非门的输出端连接所述第四与非门的第一输入端，所述第四与非门的第二输入端用于输入使能信号，所述第三非门的输出端连接所述第四或非门的第二输入端；

所述第四或非门的输出端连接所述RS触发器的S端，所述第四与非门连接所述RS触发器的R端，所述RS触发器的输出端连接所述沿触发单元中所述第二与非门的第二输入端。

9.一种电器，其特征在于，包括如权利要求1-8任意一项所述的信号沿检测延时电路。

10.一种信号沿检测延时装置，其特征在于，所述信号沿检测延时装置包括：

延时控制模块，用于控制对输入数字信号的上升沿和下降沿分别触发以生成沿信号，并将所述沿信号进行相同延时；

信号整合模块，用于控制经过延时的所述沿信号整合为新的数字信号并输出。

Images