CN112764699A - 双显示切换装置、方法、服务器及存储介质 - Google Patents

Abstract

本发明实施例涉及计算机领域，公开了一种双显示切换装置、方法、服务器及存储介质。本发明中，装置包括：处理器、控制器、显示器、可编程逻辑器件CPLD、第一开关模块、第二开关模块；所述处理器通过所述第一开关模块连接所述显示器，所述控制器通过所述第二开关模块连接所述显示器；所述CPLD的输入端连接所述控制器的心跳信号输出端，所述CPLD的第一输出端连接所述第一开关模块的控制端，所述CPLD的第二输出端连接所述第二开关模块的控制端。使得无论控制器是否出现故障，显示器均可以正常显示，解决在控制器出现故障时显示器无法显示的问题。

Description

双显示切换装置、方法、服务器及存储介质

技术领域

本发明实施例涉及计算机领域，特别涉及双显示切换装置、方法、服务器及存储介质。

背景技术

随着服务器使用量的快速增长，服务器的性能在现阶段成为一个重点关注领域。服务器有一个基板管理控制器(BMC，Baseboard Management Controller)芯片，主要用于与显示器连接，向显示器传输信号从而使得显示器显示。

然而，BMC芯片可能由于本身原因或者外部原因发生故障，当BMC出现故障时，会造成显示器无法显示的情况，影响显示器的正常使用。

发明内容

本发明实施例的目的在于提供一种双显示切换装置、方法、服务器及存储介质，使得在控制器出现故障时，能够切换至处理器连接显示器，解决显示器由于控制器故障而无法显示的问题。

为解决上述技术问题，本发明的实施例提供了一种双显示切换装置，包括：处理器、控制器、显示器、可编程逻辑器件CPLD、第一开关模块、第二开关模块；所述处理器通过所述第一开关模块连接所述显示器，所述控制器通过所述第二开关模块连接所述显示器；所述CPLD的输入端连接所述控制器的心跳信号输出端，所述CPLD的第一输出端连接所述第一开关模块的控制端，所述CPLD的第二输出端连接所述第二开关模块的控制端。

本发明的实施例还提供了一种双显示切换方法，其特征在于，应用于上述的双显示切换装置中的可编程逻辑器件，所述双显示切换方法包括：在获取到所述控制器的心跳信号的情况下，控制所述第一开关模块关断，所述第二开关模块导通；在未获取到所述控制器的心跳信号的情况下，控制所述第一开关模块导通，所述第二开关模块关断。

本发明的实施例还提供了一种服务器，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行上述的双显示切换方法。

本发明的实施例还提供了一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现上述的双显示切换方法。

本发明实施例相对于相关技术而言，通过可编程逻辑器件(Complex Programminglogic device，CPLD)控制第一开关模块、第二开关模块的导通状态确定处理器、控制器与显示器的导通关系，可以在CPLD接收到控制器的心跳信号时使得控制器与显示器连接，在CPLD未接收控制器的心跳信号时使得处理器与显示器连接，并通过处理器发送的用于显示的数据，从而无论控制器是否出现故障，显示器均可以正常显示，解决在控制器出现故障时显示器无法显示的问题。

另外，所述第一开关模块包括多个第一NMOS管，所述第二开关模块包括多个第二NMOS管；所述处理器分别通过每个所述第一NMOS管连接所述显示器的多个接口，所述控制器分别通过每个所述第二NMOS管连接所述显示器的多个所述接口；其中，所述第一NMOS管的数量与所述第二NMOS管的数量相同，一个所述第一NMOS管与一个所述第二NMOS管共同连接所述显示器的一个所述接口；所述CPLD的第一输出端分别连接每个所述第一NMOS管的控制端，所述CPLD的第二输出端分别连接每个所述第二NMOS管的控制端。由于NMOS管具有高效导通的功能，通过设置第一NMOS管、第二NMOS管，提高第一开关模块、第二开关模块的切换效率。

另外，所述装置还包括：下拉电阻、上拉电阻；所述下拉电阻连接在所述CPLD的第一输出端；所述上拉电阻连接在所述可编程逻辑器件的第二输出端。在通过控制器进行显示的情况下，下拉电阻、上拉电阻可以使得第一开关模块关断、第二开关模块导通，此时，第一开关模块、第二开关模块无需CPLD的控制；在控制器故障，需要处理器进行显示的情况下，需要CPLD控制第一开关模块导通、第二开关模块关断；可以减少CPLD的工作量，减缓其运行压力。

另外，所述显示器与所述第一开关模块、所述第二开关模块连接的接口类型为DP接口。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1是根据本申请第一实施例的双显示切换装置的结构示意图；

图2是根据本申请第二实施例的双显示切换装置的结构示意图；

图3是根据本申请第三实施例的双显示切换装置的结构示意图；

图4是根据本申请第四实施例的双显示切换方法的结构示意图；

图5是根据本申请第五实施例的双显示切换方法的结构示意图；

图6是根据本申请第六实施例的双显示切换装置的结构示意图；

图7是根据本申请第七实施例的服务器的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合相互引用。

本发明的第一实施例涉及一种双显示切换装置。如图1所示，包括：处理器101、控制器102、显示器103、可编程逻辑器件CPLD104、第一开关模块105、第二开关模块106。

具体地说，处理器101通过第一开关模块105连接显示器103，控制器102通过第二开关模块106连接显示器103；可编程逻辑器件CPLD104的输入端a连接控制器102的心跳信号输出端，可编程逻辑器件CPLD104的第一输出端b连接第一开关模块105的控制端，可编程逻辑器件CPLD104的第二输出端c连接第二开关模块106的控制端。

具体地说，可编程逻辑器件CPLD104分别连接第一开关模块105的控制端、第二开关模块106的控制端，可编程逻辑器件CPLD104用于控制第一开关模块105、第二开关模块106的导通与关断，从而控制处理器101、控制器102切换与显示器103连接。

在实际应用中，当控制器102处于正常工作状态时，可编程逻辑器件CPLD104控制第一开关模块105关断，第二开关模块106导通，控制器102通过第二开关模块106连接显示器103，并向显示器103传输数据，从而实现显示器103的显示。当控制器102处于故障状态时，控制器102的心跳信号会停止，即可编程逻辑器件CPLD104无法接收到控制器102的心跳信号，因此，本实施例的可编程逻辑器件CPLD104在未接收到的心跳信号时，可编程逻辑器件CPLD104控制第一开关模块105导通，第二开关模块106关断，即切换第一开关模块105、第二开关模块106的导通状态，从而使得处理器101通过第一开关模块105连接显示器103，并向显示器103传输数据供显示器103进行显示。

在实际应用中，处理器101、控制器102、可编程逻辑器件CPLD104均设置在服务器上。具体地说，控制器102为服务器的基板管理控制器BMC，可编程逻辑器件CPLD104为复杂可编程逻辑器件(CPLD，Complex Programming logic device)，处理器101为搭载在服务器上的带有核显的中央处理器(CPU，Central Processing Unit)。

本实施例中，通过可编程逻辑器件CPLD104控制第一开关模块105、第二开关模块106的导通状态确定处理器101、控制器102与显示器103的导通关系，可以在可编程逻辑器件CPLD104接收到控制器102的心跳信号时使得控制器102与显示器103连接，在可编程逻辑器件CPLD104未接收控制器102的心跳信号时使得处理器101与显示器103连接，并通过处理器101发送的用于显示的数据，从而无论控制器102是否出现故障，显示器103均可以正常显示，解决在控制器102出现故障时显示器103无法显示的问题。

本发明的第二实施例涉及一种双显示切换装置。第二实施例与第一实施例大致相同，本实施例是对第一实施例的具体限定，在本发明第二实施例中，第一开关模块包括多个第一NMOS管，第二开关模块包括多个第二NMOS管。需要说明的是，第一实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例的双显示切换装置如图2所示，包括：处理器201、控制器202、显示器203、可编程逻辑器件CPLD204、多个第一NMOS管Q1、多个第二NMOS管Q2。

具体地说，处理器201分别通过每个第一NMOS管Q1连接显示器203的多个接口d、e、f、g、h，控制器201分别通过每个第二NMOS管Q2连接显示器203的多个接口d、e、f、g、h；其中，第一NMOS管Q1的数量与第二NMOS管Q2的数量相同，一个第一NMOS管Q1与一个第二NMOS管Q2共同连接显示器的一个接口；可编程逻辑器件CPLD204的第一输出端b分别连接每个第一NMOS管Q1的控制端，可编程逻辑器件CPLD204的第二输出端c分别连接每个第二NMOS管Q2的控制端。

需要说明的是，由于NMOS管具有高效导通的功能，本实施例通过设置第一NMOS管、第二NMOS管，提高第一开关模块、第二开关模块的切换效率。

在其他的一些实施例中，第一NMOS管Q1、第二NMOS管Q2可以由其他的电子开关替换，例如PMOS管、继电器等电子开关，只要满足可以根据可编程逻辑器件CPLD204的控制导通与关断即可。

需要说明的是，为了便于描述，将图2中的第一NMOS管Q1、第二NMOS管Q2的数量为5个，然在实际应用中，第一NMOS管Q1、第二NMOS管Q2的数量根据显示器接收的信号的种类有关；本实施例中，显示器203与第一NMOS管Q1、第二NMOS管Q2连接的接口类型为DP(DisplayPort)接口，也就是说，本实施例中处理器201、控制器202发送的信号为DP信号，显示器203接收的是DP信号。

具体地说，本实施例通过处理器201发送的DP信号通过五条支路发送至显示器，控制器202发送的DP信号也通过五条支路发送至显示器，为了便于描述，从上往下对图2中的各个支路进行编号，其中，第一至五支路为处理器201的五条支路，第六至第十支路为控制器202的五条支路。

在本实施例中，第一支路、第二支路为处理器201传输DP信号的主通道，用于传输DP信号中的各类视频数据和音频数据；第三支路、第四支路为处理器201传输DP信号的辅助通道，用于传输DP信号中的低带宽需求的数据以及链路管理和设备控制信号；第五支路为处理器201的热插拔检测通道。相应地，第六支路、第七支路为控制器202传输DP信号的主通道，用于传输DP信号的各类视频数据和音频数据；第八支路、第九支路为控制器202传输DP信号的辅助通道，用于传输DP信号的低带宽需求的数据以及链路管理和设备控制信号；第十支路为控制器202的热插拔检测通道。

如图2所示，第一支路、第六支路中共同连接至显示器的第一接口d；第二支路、第七支路中共同连接至显示器的第二接口e；第三支路、第八支路中共同连接至显示器的第三接口f；在第四支路、第九支路中共同连接至显示器的第四接口g；第五支路、第十支路中共同连接至显示器的第五接口h。

在本实施例中，在第一支路至第四支路、第五支路至第九支路中均设置有滤波电容C，由于第一支路至第四支路、第五支路至第九支路均传输的是用于显示的数据，为了提高显示器显示的精确度，在这些支路中设置滤波电容C，过滤其他波长的信号，可以提高显示器203获取的数据的精确度。该滤波电容C可以设置在NMOS管前面，也可以设置在NMOS管后面，图2中滤波电容的位置仅是为了便于描述，实际应用中滤波电容的位置可以根据实际需要设置，本实施例不作具体限定。

本实施例中，在第五支路、第十支路中共同连接至到显示器203的第五接口h，该第五接口处设置有一个下拉电阻R₀，下拉电阻R₀的第一端连接显示器203的第五接口h，下拉电阻R₀的第二端接地，通过设置该下拉电阻R₀，可以降低第五接口h的电压，避免该接口的电压较高受到损坏。

在实际应用中，第一支路至第五支路之间的位置关系可以根据实际需要设置，图2中的顺序排布的方式仅是为了便于描述，并不对第一支路至第五支路之间的位置关系进行限制；相应地，第六支路至第十支路之间的位置关系也可以根据实际需要设置，图2中的顺序排布的方式仅是为了便于描述，并不对第六支路至第十支路之间的位置关系进行限制。

本发明第三实施例涉及一种双显示切换装置，第三实施例与第一实施例大致相同，主要区别之处在于：在本发明第三实施例中，还包括：下拉电阻、上拉电阻。需要说明的是，第一实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例的双显示切换装置如图3所示，包括：处理器301、控制器302、显示器303、可编程逻辑器件CPLD304、下拉电阻R1、上拉电阻R2。

具体地说，处理器301通过第一开关模块305连接显示器303，控制器302通过第二开关模块306连接显示器303；可编程逻辑器件CPLD304的输入端a连接控制器302的心跳信号输出端，可编程逻辑器件CPLD304的第一输出端b连接第一开关模块305的控制端，可编程逻辑器件CPLD304的第二输出端c连接第二开关模块306的控制端；下拉电阻R1连接在可编程逻辑器件CPLD304的第一输出端b，下拉电阻R1的第一端连接可编程逻辑器件CPLD304的第一输出端b，下拉电阻R1的第二端接地；上拉电阻R2连接在可编程逻辑器件304的第二输出端c，上拉电阻R2的第一端连接可编程逻辑器件304的第二输出端c，上拉电阻R2非第二端连接电源VCC。

本实施例中，当控制器302为正常状态且控制器302传输给显示器302数据进行显示时，通过下拉电阻R1可以拉低可编程逻辑器件CPLD304的第一输出端b的电压为低电平，通过上拉电阻R2可以拉高可编程逻辑器件CPLD304的第二输出端c的电压为高电平，此时，第一开关模块305关断，第二开关模块306导通，控制器302通过第二开关模块306连接显示器203进行显示。

本实施例中，在通过控制器302连接显示器303进行显示时，采用下拉电阻R1、上拉电阻R2控制第一开关模块305控制端、第二开关模块306控制端的电压，此时，第一开关模块305、第二开关模块306无需可编程逻辑器件CPLD304的控制；在控制器302故障，需要处理器301进行显示的情况下，需要可编程逻辑器件CPLD304控制第一开关模块305导通、第二开关模块306关断；可以减少可编程逻辑器件CPLD304的工作量，减缓其运行压力。

在一个例子中，第一开关模块305、第二开关模块306的结构与第二实施例中的结构相同，第二实施例中提到的相关技术细节在本实施例中依然有效，为减少重复，这里不再赘述。

上面各种结构的划分，只是为了描述清楚，实现时可以合并为一个结构或者对某些结构进行拆分，分解为多个子部件，只要包括相同的逻辑关系，都在本专利的保护范围内。

本发明第四实施例涉及一种双显示切换方法，应用于第一实施例中的双显示切换装置中的可编程逻辑器件。需要说明的是，第一实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例的双显示切换方法的流程示意图如图4所示，包括以下步骤：

步骤401，在通过控制器的心跳信号输出端接收到控制器的心跳信号的情况下，控制第一开关模块关断，第二开关模块导通。

步骤402，在未接收到控制器的心跳信号的情况下，控制第一开关模块导通，且控制第二开关模块关断。

具体地说，控制器在正常工作的情况下，会产生心跳信号，控制器若出现故障，心跳信号会停止。本实施例中，执行主体为可编程逻辑器件CPLD，当可编程逻辑器件CPLD接收到控制器的心跳信号的情况下即在控制器正常工作时，控制第一开关模块关断，第二开关模块导通，从而使得显示器与控制器连接；当可编程逻辑器件CPLD未接收到控制器的心跳信号的情况下即在控制器出现故障时，控制第一开关模块导通，第二开关模块关断，使得显示器与处理器连接。可以看出，本实施例中无论控制器是否出现故障，显示器均可以正常进行显示，从而提高了整个装置的抗故障能力。

需要说明的是，本实施例中，可编程逻辑器件CPLD会实时获取控制器的心跳信号，在控制器出现故障且显示器切换连接至处理器之后，服务器可以对控制器的故障进行修复，若控制器经过修复从而使得该故障消失之后，控制器的心跳信号会再次产生。控制器在重新获取到控制器的心跳信号之后，会控制第一开关模块从导通状态切换为关断状态，第二开关模块从关断切换为导通状态，从而使得显示器从处理器切换连接至控制器，通过控制器与显示器连接进行显示，可以在控制器修复故障之后，仍由控制器来控制显示器运行，减少处理器传输显示数据的工作，减缓处理器的运行压力。

本发明第五实施例涉及一种双显示切换方法。第五实施例与第四实施例大致相同，主要区别之处在于：在本发明第四实施例中，双显示切换装置中的第一开关模块包括多个第一NMOS管，第二开关模块包括多个第二NMOS管。不难发现，本实施例是与第二实施例相对于的方法实施例，因此本实施例可与第二实施例互相配合实施，第二实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例的双显示切换方法的流程示意图如图5所示，包括以下步骤：

步骤501，在通过控制器的心跳信号输出端接收到控制器的心跳信号的情况下，控制每个第一NMOS管的控制端为低电平，并控制每个第二NMOS管的控制端为高电平。

步骤502，在未接收到控制器的心跳信号的情况下，控制每个第一NMOS管的控制端为高电平，并控制每个第二NMOS管的控制端为低电平。

需要说明的是，本实施例是对第四实施例的双显示切换方法的具体限定，第四实施例提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

本实施例通过将第一开关模块设置为多个第一NMOS管，将第二开关模块设置为多个第二NMOS管，第一NMOS管、第二NMOS管在可编程逻辑器件CPLD的控制下可以快速进行导通状态与关断状态的切换，提高可编程逻辑器件CPLD控制的精确度。

本发明第六实施例涉及一种双显示切换方法，应用于第三实施例中的双显示切换装置中的可编程逻辑器件。需要说明的是，第三实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。

步骤601，在未接收到控制器的心跳信号的情况下，控制第一开关模块导通，并控制第二开关模块关断。

本实施例中，执行主体为可编程逻辑器件CPLD，当可编程逻辑器件CPLD接收到控制器的心跳信号的情况下即在控制器正常工作时，由于下拉电阻拉低可编程逻辑器件CPLD的第一输出端的信号为低电平，上拉电阻拉高可编程逻辑器件CPLD的第二输出端的信号为高电平，此时，可编程逻辑器件CPLD无需任何控制即可使得第一开关模块关断，第二开关模块导通，控制器通过第二开关模块连接显示器进行显示。当可编程逻辑器件CPLD未接收到控制器的心跳信号的情况下即在控制器出现故障时，可编程逻辑器件CPLD控制第一开关模块导通，第二开关模块关断，使得显示器与处理器连接。

步骤602，在通过控制器的心跳信号输出端接收到控制器的心跳信号的情况下，停止控制第一开关模块、第二开关模块。

具体地说，可编程逻辑器件CPLD会实时获取控制器的心跳信号，在控制器出现故障且显示器与处理器连接之后，服务器可以对控制器的故障进行修复，若控制器经过修复从而使得该故障消失之后，控制器的心跳信号会再次产生。控制器在重新获取到控制器的心跳信号之后，可编程逻辑器件CPLD会停止对第一开关模块、第二开关模块的控制，使得第一开关模块的控制端在下拉电阻的作用下被拉低为低电平，第二开关模块的控制端被上拉电阻拉高为高电平，第一开关模块从导通状态切换为关断状态，第二开关模块从关断切换为导通状态，从而使得显示器从处理器切换连接至控制器，通过控制器与显示器连接进行显示，可以在控制器修复故障之后，仍由控制器来控制显示器运行，减少处理器传输显示数据的工作，减缓处理器的运行压力。

本实施例中，无论控制器是否出现故障，显示器均可以正常进行显示，提高了整个装置的抗故障能力，同时在控制器正常工作时，可编程逻辑器件CPLD可以脱离可编程逻辑器件CPLD的控制，使得在通过控制器进行显示的情况下，控制器、处理器与显示器的连接关系与可编程逻辑器件CPLD无关，避免可编辑逻辑模块影响控制器的正常工作。

上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本发明第七实施例涉及一种服务器，如图7所示，包括至少一个处理器701；以及，与至少一个处理器701通信连接的存储器702；其中，存储器702存储有可被至少一个处理器701执行的指令，指令被至少一个处理器701执行，以使至少一个处理器701能够执行上述的双显示切换方法。

其中，存储器702和处理器701采用总线方式连接，总线可以包括任意数量的互联的总线和桥，总线将一个或多个处理器701和存储器702的各种电路连接在一起。总线还可以将诸如外围设备、稳压器和功率管理电路等之类的各种其他电路连接在一起，这些都是本领域所公知的，因此，本文不再对其进行进一步描述。总线接口在总线和收发机之间提供接口。收发机可以是一个元件，也可以是多个元件，比如多个接收器和发送器，提供用于在传输介质上与各种其他装置通信的单元。经处理器701处理的数据通过天线在无线介质上进行传输，进一步，天线还接收数据并将数据传送给处理器701。

处理器701负责管理总线和通常的处理，还可以提供各种功能，包括定时，外围接口，电压调节、电源管理以及其他控制功能。而存储器702可以被用于存储处理器701在执行操作时所使用的数据。

本发明第八实施例涉及一种计算机可读存储介质，存储有计算机程序。计算机程序被处理器执行时实现上述方法实施例。

即，本领域技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序存储在一个存储介质中，包括若干指令用以使得一个设备(可以是单片机，芯片等)或处理器(processor)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (10)

1.一种双显示切换装置，其特征在于，包括：处理器CPU、控制器BMC、显示器、可编程逻辑器件CPLD、第一开关模块、第二开关模块；

所述处理器通过所述第一开关模块连接所述显示器，所述控制器通过所述第二开关模块连接所述显示器；

所述CPLD的输入端连接所述控制器的心跳信号输出端，所述CPLD的第一输出端连接所述第一开关模块的控制端，所述CPLD的第二输出端连接所述第二开关模块的控制端。

2.根据权利要求1所述的双显示切换装置，其特征在于，所述第一开关模块包括多个第一NMOS管，所述第二开关模块包括多个第二NMOS管；

所述处理器分别通过每个所述第一NMOS管连接所述显示器的多个接口，所述控制器分别通过每个所述第二NMOS管连接所述显示器的多个所述接口；其中，所述第一NMOS管的数量与所述第二NMOS管的数量相同，一个所述第一NMOS管与一个所述第二NMOS管共同连接所述显示器的一个所述接口；

所述CPLD的第一输出端分别连接每个所述第一NMOS管的控制端，所述CPLD的第二输出端分别连接每个所述第二NMOS管的控制端。

3.根据权利要求1或2所述的双显示切换装置，其特征在于，所述装置还包括：下拉电阻、上拉电阻；

所述下拉电阻连接在所述CPLD的第一输出端；所述上拉电阻连接在所述可编程逻辑器件的第二输出端。

4.根据权利要求1所述的双显示切换装置，其特征在于，所述显示器与所述第一开关模块、所述第二开关模块连接的接口类型为DP接口。

5.一种双显示切换方法，其特征在于，应用于权利要求1所述的双显示切换装置中的可编程逻辑器件，所述双显示切换方法包括：

在通过所述控制器的心跳信号输出端接收到所述控制器的心跳信号的情况下，控制所述第一开关模块关断，且控制所述第二开关模块导通；

在未接收到所述控制器的心跳信号的情况下，控制所述第一开关模块导通，且控制所述第二开关模块关断。

6.根据权利要求5所述的双显示切换方法，其特征在于，所述第一开关模块包括多个第一NMOS管，所述第二开关模块包括多个第二NMOS管；所述处理器分别通过每个所述第一NMOS管连接所述显示器的多个接口，所述控制器分别通过每个所述第二NMOS管连接所述显示器的多个所述接口；其中，所述第一NMOS管的数量与所述第二NMOS管的数量相同，一个所述第一NMOS管与一个所述第二NMOS管共同连接所述显示器的一个所述接口；所述CPLD的第一输出端分别连接每个所述第一NMOS管的控制端，所述CPLD的第二输出端分别连接每个所述第二NMOS管的控制端；

所述在通过所述控制器的心跳信号输出端接收到所述控制器的心跳信号的情况下，控制所述第一开关模块关断，且控制所述第二开关模块导通，包括：

控制每个所述第一NMOS管的控制端为低电平，并控制每个所述第二NMOS管的控制端为高电平；

所述在未接收到所述控制器的心跳信号的情况下，控制所述第一开关模块导通，且控制所述第二开关模块关断，包括：

控制每个所述第一NMOS管的控制端为高电平，并控制每个所述第二NMOS管的控制端为低电平。

7.一种双显示切换方法，其特征在于，应用于权利要求3所述的双显示切换装置中的可编程逻辑器件CPLD；所述双显示切换方法，包括：

在未接收到所述控制器的心跳信号的情况下，控制所述第一开关模块导通，并控制所述第二开关模块关断。

8.根据权利要求7所述的双显示切换方法，其特征在于，所述在未接收到所述控制器的心跳信号的情况下，控制所述第一开关模块导通，并控制所述第二开关模块关断之后，还包括：

在通过所述控制器的心跳信号输出端接收到所述控制器的心跳信号的情况下，停止控制所述第一开关模块、所述第二开关模块。

9.一种服务器，其特征在于，包括：

至少一个处理器；以及，

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求4至8中任一所述的双显示切换方法。

10.一种计算机可读存储介质，存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求4至8中任一项所述的双显示切换方法。

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