CN112751556A - 射频开关 - Google Patents

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Abstract

本发明公开一种射频(RF)开关模块以及制作及操作此种射频开关以交替地将天线耦合到发射器传输线或接收器传输线的方法，以在不影响隔离的情况下以改善的插入损耗实现高频信号的较低畸变。在一个实施例中，一种射频(RF)开关模块包括：开关电路，用于在将第一信号从发射器单元发射到天线与将第二信号从天线发射到接收器单元之间切换，其中开关电路包括多个场效晶体管(FET)，其中所述多个场效晶体管中的每一者包括堆叠的栅极介电质及与导电栅极接触的至少三个金属接触件，其中堆叠的栅极介电质包括至少一个第一介电层，其中第一介电层包含负电容材料。

Description

射频开关
技术领域
本发明实施例是有关于一种射频开关。
背景技术
近年来，移动电话及移动电话应用的传播非常显著。通常来说，在便携式 端子(例如移动电话)中，提供射频(radio frequency，RF)开关装置以交替地 将天线耦合到发射器放大器或接收器放大器，以在信号的发射与接收之间切换。 需要开发交替地将天线耦合到发射器或接收器的射频开关，从而在不影响隔离 的情况下以改善的插入损耗(insertionloss)实现高频信号的较低畸变 (distortion)。
发明内容
本申请的一些实施例提供一种射频(RF)开关，包括：开关电路，用于在 将第一信号从发射器单元发射到天线与将第二信号从所述天线发射到接收器单 元之间切换，其中所述开关电路包括多个场效晶体管(FET)，其中所述多个场 效晶体管中的每一者包括堆叠的栅极介电质及与导电栅极接触的至少三个金属 接触件，其中所述堆叠的栅极介电质包括至少一个第一介电层，其中所述第一 介电层包含负电容材料。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意， 各种特征未必按比例绘制。事实上，为使例示清晰起见，可任意增大或减小各 种特征的尺寸及几何形状。
图1示出根据本公开一些实施例的射频(RF)收发器(transceiver)系统 的示例性方块图。
图2A示出根据本公开一些实施例的射频(RF)收发器系统中的射频开关 模块的电路图。
图2B示出根据本公开一些实施例的使用直流(direct current，DC)电压来 接通或关断电容开关的射频开关的电路图。
图3A到图3B示出根据本公开一些实施例的基于负电容场效晶体管(field effecttransistor，FET)的射频(RF)开关的示例性剖视图及俯视图。
图4示出根据本公开一些实施例的形成半导体装置的示例性方法的流程 图。
图5A到图5I示出根据本公开一些实施例的由图4所示方法制成的在各个 制作阶段期间的用于射频开关的示例性半导体装置的剖视图。
图6A到图6C示出根据本公开一些实施例的基于负电容鳍场效晶体管(Fin fieldeffect transistor，FinFET)的射频(RF)开关的示例性透视图、剖视图及 俯视图。
图7示出根据本公开一些实施例的操作射频(RF)开关模块的方法的流程 图。
具体实施方式
以下公开阐述用于实施主题的不同特征的各种示例性实施例。以下阐述组 件及布置的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。 举例来说，应理解，当称一元件“连接到”或“耦合到”另一元件时，所述元 件可直接连接到或耦合到所述另一元件，或者可存在一个或多个中间元件。
提供射频(RF)开关装置以交替地将天线耦合到发射器放大器或接收器放 大器，以在信号的发射与接收之间切换。本公开呈现射频开关模块以及制作及 操作此种射频开关以交替地将天线耦合到发射器传输线或接收器传输线的方法 的各种实施例，从而在不影响隔离的情况下以改善的插入损耗实现高频信号的 较低畸变。
图1示出根据本公开一些实施例的射频(RF)收发器系统100的示例性方 块图。在所示出的实施例中，射频收发器系统100包括至少一个天线102、射 频开关104、接收器(receiver，Rx)滤波器106、收发器单元108、数据处理 单元110、功率放大器(poweramplifier，PA)模块112、电源114及低通滤波 器(low-pass filter，LPF)116。因此，应理解，可在射频收发器系统100内提 供用于信号处理的附加功能区块，且本文中可仅简要阐述一些其他功能区块。
在一些实施例中，射频开关104用于将信号从天线102引导到接收器滤波 器106或者将信号从LPF 116输出到天线102。射频开关必须具有低损耗 (<0.1dB)，以免增加系统噪声或使发射信号衰减。
在一些实施例中，接收器滤波器106对信号进行滤波，以消除带外信号 (out-of-band signal)，使得带外信号将不会被放大或影响收发器处理器108的 线性度(linearity)。在一些实施例中，收发器处理器108还包括以下信号处理 元件中的至少一者：包括低噪声放大器、射频滤波器、混频器(mixer)、解调 器(demodulator)、数字-模拟转换器(digital-to-analog converter)、模拟-数字转 换器(analog-to-digitalconverter)及调制器(modulator)。接收的数据120被进 一步发射到数据处理单元。在一些实施例中，来自数据处理单元110的发射数 据122由收发器处理器108进行处理、由PA模块112放大且在被发射到射频 开关104并进一步发射到天线102之前由LPF 116进行滤波。
在所示出的实施例中，射频开关104在发射与接收中共享一个天线，且被 配置及控制成对信号路径进行切换。在一些实施例中，射频开关104具有以下 特性，例如低损耗、低功耗等。
图2A示出根据本公开一些实施例的射频(RF)收发器系统100中的射频 开关模块200的电路图。在所示出的实施例中，射频开关200包括3个端口， 包括天线端口204、发射器端口206及接收器端口208。应注意，射频开关200 可包括处于本发明的范围内的任何数目的发射器端口或接收器端口。
在所示出的实施例中，发射器端口206通过第一电容开关202-1耦合到天 线端口204；且接收器端口208也通过第二电容开关202-2耦合到天线端口204。 第一电容开关202-1及第二电容开关202-2中的每一者均为变容二极管(varactor diode)，其中变容二极管呈现与电压相关的电容。如以下所详细论述，在电容 开关202中使用的变容二极管是基于互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)场效晶体管(FET)构造的，所述互补金 属氧化物半导体场效晶体管以非均匀分层介电质作为栅极堆叠。在一些实施例 中，电容开关202中的每一者包括至少2层介电质，其中所述至少两层介电质 包括至少一层高介电常数(高k)介电材料及至少一层负电容材料。电容开关 202中的堆叠的介电质提供与串联连接的至少两种电容(包括来自高介电常数 介电质的第一电容C1与来自负电容介电质的第二电容C2)等效的总电容 (Ceq)。使用1层高介电常数介电材料及1层负电容材料作为实例，总电容Ceq 由以下方程式确定：Ceq＝(C1-1+C2-1)-1＝C1C2/(C1+C2)。
在所示出的实施例中，所述三个端口(即，天线端口204、发射器端口206 及接收器端口208)中的每一者均耦合到电源单元214。具体来说，天线端口 204耦合到第一电源单元214-1；发射器端口206耦合到第二电源单元214-2； 且接收器端口208耦合到第三电源单元214-3。电源单元214中的每一者包括直 流电源212及至少一个电阻器210。在一些实施例中，直流电源212及所述至 少一个电阻器210串联耦合在对应的端口中的每一者与接地(ground，GND) 之间。
在所示出的实施例中，当从直流电源212-2提供的直流电压是低偏置或无 偏置时，可实现大的电容值，且因此可在发射器端口206上的信号线中实现来 自变容器202-1的低的射频阻抗(impedance)，以使得来自发射器的射频信号 被发射到天线端口204。同时，当从直流电源212-3提供的直流电压(VDD) 大时，可实现小的电容值，且因此可在接收器端口208上的信号线中实现来自 变容器202-2的大的射频阻抗，以阻止射频信号进入接收器端口208。在此种情 形中，电容开关202-1接通，且电容开关202-2关断，以使射频开关200处于 发射器模式中。在一些实施例中，在FET的栅极两端及源极端子或漏极端子中 的一者两端施加±1伏特到±2伏特的范围内的直流电压，以接通电容开关202。
相似地，当从直流电源212-3提供的直流电压是低偏压或无偏压时，可实 现大的电容值，且因此可在接收器端口208上的信号线中实现来自变容器202-2 的低的射频阻抗，以使得在天线端口204上接收的射频信号进入接收器端口 208。同时，当从直流电源212-2提供的直流电压(VDD)大时，可实现小的电 容值，且因此可在发射器端口206上的信号线中实现来自变容器202-1的大的 射频阻抗，以阻止来自发射器的射频信号被发射到天线端口204。在此种情形 中，电容开关202-2接通，且电容开关202-1关断，以使射频开关200处于接收器模式中。在一些实施例中，可在FET的栅极两端及源极端子或漏极端子中 的一者两端使用±1伏特到±2伏特的范围内的直流电压，以接通电容开关202。
如图2B中所示，在一些实施例中，将用于接通或关断电容开关202的直 流电压施加在栅极端子上，而对漏极端子进行接地，通过大的电阻器(例如， 具有100千欧姆的电阻值)对本体端子进行接地，且使源极端子保持断开。在 一些其他实施例中，将用于接通或关断电容开关202的直流电压施加在栅极端 子上，而对源极端子进行接地，通过大的电阻器(例如，具有100千欧姆的电 阻值)对本体端子进行接地，且使漏极端子保持断开。
图3A到图3B示出根据本公开一些实施例的用于射频开关200中的电容开 关的负电容场效晶体管(FET)300的示例性剖视图及俯视图。在一些实施例中， 负电容FET 300包括两个高掺杂导电区304-1及304-2作为源极端子及漏极端 子、导电栅极310、堆叠的栅极介电质308/306以及金属接触件312-S、312-D 及312-G。负电容FET 300被制作在半导体衬底302上并嵌在介电层314中。
在所示出的实施例中，堆叠的栅极介电质在y方向上是不均匀的且包含2 种堆叠的介电材料(即，第一介电层306及第二介电层308)。在栅极端子与源 极端子之间具有两种介电质的非均匀电容器可被建模为串联的两个电容器(即， 第一介电层306中的第一电容器C1 316与第二介电层308中的第二电容器C2 318)。总电容Ceq由以下方程式确定：Ceq＝(C1-1+C2-1)-1＝C1C2/(C1+C2)。
在一些实施例中，第一介电层306包含具有高介电常数的常规介电材料 (即，高介电常数介电材料)，用于实现改善的可靠性及高的电容值。在一些实 施例中，第一介电层306包含以下材料中的一者：包括硅酸铪(HfSiO4)、硅 酸锆(ZrSiO4)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氮氧化硅(Si2ON2) 及氮化硅酸铪(HfSiON)。
在一些实施例中，第一介电层306的第一厚度320处于0.1纳米到200纳 米的范围内。在一些实施例中，利用等离子体增强型化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)以硅烷(silane)气体作为前驱气 体来沉积第一介电层306。在一些其他实施例中，利用以下中的一者来沉积第 一介电层306：原子层沉积(atomic layerdeposition，ALD)工艺及物理气相沉 积(physical vapor deposition，PVD)工艺。
在一些实施例中，第二介电层308形成在第一介电层306的顶表面上，其 中第二介电层308在特定范围的施加偏压内呈现负电容(即，C2<0)。在一些 实施例中，第二介电层308包含掺杂有各种元素(包括Y、Sr、Gd、Zr、Al、 Lu、Ta、Nb及Si)的HfO2，其中第二介电层308中的经掺杂的HfO2介电质 呈现铁电性质。在一些实施例中，第二介电层308中的经掺杂的HfO2介电质 归因于亚稳态、非中心对称、正交相位(orthorhombic phase)通过掺杂剂进行 稳定化。在一些实施例中，第二介电层308中的经掺杂的HfO2介电质可容易 地与CMOS工艺整合在一起。在一些其他实施例中，第二介电层308还包含掺 杂有Ta及Ti的ZrO2。在另一些实施例中，第二介电层308包含铁电材料(包 括BaTiO3、SrRuO3及PbZr1-xTixO3)。
在一些实施例中，第二介电层308的第二厚度322处于0.1纳米到200纳 米的范围内。在所示出的实施例中，第二介电层308在z方向上具有332所示 的长度且在x方向上具有334所示的宽度，第二介电层308具有与导电栅极310 相同的面积。在一些实施例中，第二介电层308的顶表面的面积与晶体管沟道 的面积之间的比率处于0.1到5的范围内。在一些实施例中，使用等离子体增 强型化学气相沉积(PECVD)以硅烷气体作为前驱气体来沉积第二介电层308。 在一些其他实施例中，使用以下中的一者来沉积第二介电层308：原子层沉积(ALD)工艺及物理气相沉积(PVD)工艺。在一些实施例中，在0摄氏度到 1000摄氏度的范围内的温度下沉积第二介电层308。在一些实施例中，在沉积 第二介电层308之后及形成导电栅极310之前，通过快速热退火(rapid thermal annealing，RTA)工艺在100摄氏度到1000摄氏度的范围内的温度下对第二介 电层308进行退火达1秒到600秒的范围内的时间周期。
尽管在示例性实施例中，第二介电层308被配置在第一介电层306上方， 其中第一介电层306直接接触衬底302，然而第二介电层308可被配置在第一 介电层306与衬底302之间，这也处于本发明的范围内。尽管仅示出堆叠的栅 极介电质中的2个介电层，然而示例性实施例仅用于论述目的。应注意，堆叠 的栅极介电质可包括处于本发明的范围内的任何数目的交替的介电层(例如， 负电容介电层-常规介电层超晶格(superlattice))。
在一些实施例中，衬底302是硅衬底。作为另外一种选择，衬底302可包 含其他元素半导体材料，例如(举例来说)锗。衬底302还可包含化合物半导 体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底302可包含合金半导体，例 如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底302包括外 延层。举例来说，衬底302可具有上覆在块状半导体之上的外延层。此外，衬 底302可包括绝缘体上半导体(semiconductor-on-insulator，SOI)结构。举例 来说，衬底302可包括掩埋氧化物(buried oxide，BOX)层，所述掩埋氧化物 (BOX)层通过例如注氧隔离(separation by implanted oxygen，SIMOX)等工 艺或例如晶片结合及研磨等其他合适的技术形成。
在一些实施例中，衬底302还包括通过例如离子注入和/或扩散等工艺实施 的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区(lightly dopedregion，LDD)、重掺杂源极及漏极(source and drain，S/D)端子304-1/304-2 以及被配置成形成各种集成电路(integrated circuit，IC)装置(例如CMOS场 效晶体管(CMOS-FET)、成像传感器和/或发光二极管(light emitting diode， LED))的各种沟道掺杂轮廓。衬底302还可包括其他功能特征，例如形成在衬 底中及衬底上的电阻器或电容器。衬底302还包括横向隔离特征，横向隔离特 征被提供成将形成在衬底302中的各种装置分隔开(例如浅沟槽隔离(shallow trench isolation，STI))。衬底302中的各种装置还包括设置在S/D端子、栅极 端子及其他装置特征上的硅化物，以用于当通过金属接触件312-S/312-D/312-G耦合在各个装置之间时降低接触电阻并增强工艺兼容性。
在一些实施例中，衬底302中包括至少一个导电特征。在一些实施例中， 所述至少一个导电特征可为源极304-1、漏极304-2或栅极端子310。作为另外 一种选择，所述至少一个导电特征可为设置在源极、漏极或栅极电极上的硅化 物特征，所述硅化物特征通常来自烧结工艺(sintering process)，所述烧结工艺 由包括热加热(thermal heating)、激光辐照(laser irradiation)或离子束混合的 工艺中的至少一者引入。硅化物特征可通过自对准硅化物技术(self-aligned silicide technique)形成在多晶硅栅极(通常被称为“多硅化物栅极”)上或者源 极/漏极(通常被称为“自对准硅化物(salicide)”)上。在另一实施例中，所述 至少一个导电特征可包括电容器的电极或电阻器的一端。
在所示出的实施例中，至少三个金属接触件312-G被配置成与导电栅极310 电接触。在一些实施例中，所述至少三个金属接触件中的每一者均具有宽度324 及壳体距离326，其中壳体距离326被定义为金属接触件312-G的边缘到导电 栅极310的边缘之间的距离。所述至少三个金属接触件312-G被配置成一行， 其中在所述至少三个金属接触件312-G中的两个相邻的金属接触件之间具有间 距330。在一些实施例中，间距330与第一介电层306的第一厚度320之间的 第一比率处于0.01到100的范围内；间距330与第二介电层308的第二厚度322 之间的第二比率处于0.1到10000的范围内；间距330与沟道宽度334之间的第三比率处于0.1到10000的范围内；间距330与沟道长度332之间的第四比 率处于0.00001到1的范围内；壳体距离326与第二介电层308的第二厚度322 的第五比率处于0.1到10000的范围内；壳体距离326与沟道宽度334的第六 比率处于0.1到10000的范围内；且壳体距离326与沟道长度332的第七比率 处于0.1到10000的范围内。在一些实施例中，所述至少三个金属接触件可排 列成阵列，所述阵列被配置成具有至少两行及至少两列。
图4示出根据本公开一些实施例的形成半导体装置的方法400的流程图。 应注意，方法400仅为实例，且不旨在限制本公开。因此，应理解，可在图4 所示方法400之前、期间及之后提供附加的操作，且本文中可仅简要阐述一些 其他操作。在一些实施例中，方法400的操作可分别与图5A到图5I中所示的 各种制作阶段处的半导体装置的剖视图相关联，此将在以下进一步详细论述。
现参照图4，方法400从操作402开始，在操作402中，根据一些实施例 提供衬底。在一些实施例中，衬底包括导电特征。方法400继续进行操作404， 在操作404中，根据一些实施例在衬底的表面上沉积第一介电层。在一些实施 例中，第一介电层包含高介电常数介电材料。方法400继续进行操作406，在 操作406中，根据一些实施例在第一介电层的表面上沉积第二介电层。在一些 实施例中，第二介电层包含负电容介电材料，所述负电容介电材料在特定范围 的施加偏压内呈现负电容。方法400继续进行操作408，在操作408中，根据 一些实施例在第二介电层的表面上沉积第一导电层。在一些实施例中，第一导 电层包含多晶硅(多晶Si)。方法400继续进行操作410，在操作410中，根据 一些实施例将第一介电层、第二介电层及第一导电层图案化。在一些实施例中， 图案化第一介电层及第二介电层夹置在图案化第一导电层之间，以形成堆叠的 栅极介电质。方法400继续进行操作412，在操作412中，根据一些实施例沉 积第三介电层。在一些实施例中，首先沉积第三介电层以嵌入图案化第一介电 层、图案化第二介电层、第一导电层及衬底的被暴露出的表面。方法400继续进行操作414，在操作414中，根据一些实施例形成至少三个金属接触件以与 第一导电层电接触。在一些实施例中，在形成金属接触件之前，对第三介电层 进行进一步抛光以形成平坦表面。在一些实施例中，也可形成与衬底中的导电 特征接触的金属接触件。
如上所述，图5A到图5I以剖视图示出图4所示方法400的各个制作阶段 处的半导体装置500的一部分。半导体装置500可包括在集成电路(IC)中。 另外，为更好地理解本公开的概念，简化了图5A到图5I。尽管各图示出半导 体装置500，然而应理解，集成电路可包括许多其他装置(例如电阻器、电容 器、电感器、熔丝等)，为使例示清晰起见，在图5A到图5I中未示出所述其他 装置。
图5A是根据本公开一些实施例的各个制作阶段中与图4所示操作402对 应的一个制作阶段处的半导体装置500的剖视图，半导体装置500包括衬底 302。在一些实施例中，衬底302是硅衬底。作为另外一种选择，衬底302可包 含其他元素半导体材料，例如(举例来说)锗。衬底302还可包含化合物半导 体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底302可包含合金半导体，例 如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底302包括外 延层。举例来说，衬底302可具有上覆在块状半导体之上的外延层。此外，衬 底302可包括绝缘体上半导体(SOI)结构。举例来说，衬底302可包括掩埋 氧化物(BOX)层，所述掩埋氧化物(BOX)层通过例如注氧隔离(SIMOX) 等工艺或例如晶片结合及研磨等其他合适的技术形成。
在一些实施例中，衬底302还包括通过例如离子注入和/或扩散等工艺实施 的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区 (LDD)、重掺杂源极及漏极(S/D)端子304-1/304-2以及被配置成形成各种集 成电路(IC)装置(例如CMOS场效晶体管(CMOS-FET)、成像传感器和/或 发光二极管(LED))的各种沟道掺杂轮廓。衬底302还可包括其他功能特征， 例如形成在衬底中及衬底上的电阻器或电容器。衬底302还包括横向隔离特征， 横向隔离特征被提供成将形成在衬底302中的各种装置分隔开(例如浅沟槽隔 离(STI))。衬底302中的各种装置还包括设置在S/D端子、栅极端子及其他装 置特征上的硅化物，以用于当通过金属接触件312-S/312-D/312-G耦合在各个装 置之间时降低接触电阻并增强工艺兼容性。
在一些实施例中，衬底302中包括至少一个导电特征。在一些实施例中， 所述至少一个导电特征可为源极304-1、漏极304-2或栅极端子310。作为另外 一种选择，所述至少一个导电特征可为设置在源极、漏极或栅极电极上的硅化 物特征，所述硅化物特征通常来自烧结工艺，所述烧结工艺由包括热加热、激 光辐照或离子束混合的工艺中的至少一者引入。硅化物特征可通过自对准硅化 物技术形成在多晶硅栅极(通常被称为“多硅化物栅极”)上或者源极/漏极(通 常被称为“自对准硅化物”)上。在另一实施例中，所述至少一个导电特征可包 括电容器的电极或电阻器的一端。
图5B是根据本公开一些实施例的各个制作阶段中与图4所示操作404对 应的一个制作阶段处的半导体装置500的剖视图，半导体装置500包括第一衬 底302及第一介电层306。在一些实施例中，第一介电层306包含具有高介电 常数的常规介电材料(即，高介电常数介电材料)，用于实现改善的可靠性及高 的电容值。在一些实施例中，第一介电层306包含以下材料中的一者：包括硅 酸铪(HfSiO4)、硅酸锆(ZrSiO4)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氮 氧化硅(Si2ON2)及氮化硅酸铪(HfSiON)。
在一些实施例中，第一介电层306的第一厚度320处于0.1纳米到200纳 米的范围内。在一些实施例中，利用等离子体增强型化学气相沉积(PECVD) 以硅烷气体作为前驱气体来沉积第一介电层306。在一些其他实施例中，利用 以下中的一者来沉积第一介电层306：原子层沉积(ALD)工艺及物理气相沉 积(PVD)工艺。
图5C是根据本公开一些实施例的各个制作阶段中与图4所示操作406对 应的一个制作阶段处的半导体装置500的剖视图，半导体装置500包括位于第 一介电层306的表面之上的第二介电层308。在一些实施例中，第二介电层308 形成在第一介电层306的顶表面上，其中第二介电层308在特定范围的施加偏 压内呈现负电容(即，C2<0)。在一些实施例中，第二介电层308包含掺杂有 各种元素(包括Y、Sr、Gd、Zr、Al、Lu、Ta、Nb及Si)的HfO2，其中第二介电层308中的经掺杂的HfO2介电质呈现铁电性质。在一些实施例中，第二 介电层308中的经掺杂的HfO2介电质归因于亚稳态、非中心对称、正交相位 通过掺杂剂进行稳定化。在一些实施例中，第二介电层308中的经掺杂的HfO2 介电质可容易地与CMOS工艺整合在一起。在一些其他实施例中，第二介电层 308还包含掺杂有Ta及Ti的ZrO2。在另一些实施例中，第二介电层308包含 铁电材料(包括BaTiO3、SrRuO3及PbZr1-xTixO3)。
在一些实施例中，第二介电层308的第二厚度322处于0.1纳米到200纳 米的范围内。在所示出的实施例中，第二介电层308在z方向上具有332所示 的长度且在x方向上具有334所示的宽度，第二介电层308具有与导电栅极310 相同的面积。在一些实施例中，第二介电层308的顶表面的面积与晶体管沟道 之间的比率处于0.1到5的范围内。在一些实施例中，使用等离子体增强型化 学气相沉积(PECVD)以硅烷气体作为前驱气体来沉积第二介电层308。在一 些其他实施例中，使用以下中的一者来沉积第二介电层308：原子层沉积(ALD)工艺及物理气相沉积(PVD)工艺。在一些实施例中，在0摄氏度到1000摄氏 度的范围内的温度下沉积第二介电层308。在一些实施例中，在沉积第二介电 层308之后及形成导电栅极310之前，通过快速热退火(RTA)工艺在100摄 氏度到1000摄氏度的范围内的温度下对第二介电层308进行退火达1秒到600 秒的范围内的时间周期。
图5D是根据本公开一些实施例的各个制作阶段中与图4所示操作408对 应的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，在第 二介电层308的表面之上沉积第一导电层310。在一些实施例中，第一导电层 310包含多晶硅(多晶Si)。在一些实施例中，第一导电层的厚度处于0.1纳米 到100,000纳米的范围内。
图5E是根据本公开一些实施例的各个制作阶段中与图4所示操作410对 应的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，在第 一导电层310的表面上涂覆光刻胶层502。如下所述，图案化光刻胶层502用 于掩蔽第一导电层310、第二介电层308及第一介电层306的刻蚀，以在衬底 302上形成堆叠的介电栅极端子。在一些实施例中，堆叠的介电栅极端子被配 置在衬底302中的导电特征304-1/304-2之间，以形成MOSFET结构。
在一些实施例中，图案化工艺之前的初始光刻胶层502可包括可响应于光 刻光源而进行图案化的负色调或正色调光刻胶层。在一些替代实施例中，初始 光刻胶层502可包括可响应于电子束光刻能量源而进行图案化的电子束 (electron beam)抗蚀层(例如，聚甲基丙烯酸甲酯(poly methyl methacrylate)、 甲基丙烯酸甲酯(methyl methacrylate)等)。在一些实施例中，利用所属领域 中已知的沉积工艺(例如旋转涂布(spin-coating)、喷涂(spray-coating)、浸涂 (dip-coating)、辊涂(roller-coating)等)在第二介电层308之上形成初始光刻 胶层502。
图5F是根据本公开一些实施例的各个制作阶段中与图4所示操作410对应 的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，将光刻 胶层502图案化在第一导电层310的表面上。因此，在一些实施例中，图案化 光刻胶层502在常规图案化(例如，光刻)工艺之后形成，以将堆叠的介电栅 极端子对准衬底302中的导电特征304-1/304-2。在可能涉及各种曝光、显影、 烘焙、剥离、刻蚀及冲洗工艺的光刻工艺中将初始光刻胶层502图案化。因此， 形成图案化光刻胶层502以使得第一导电层310的顶表面的至少一部分被暴露 出，如图5F中所示。
图5G是根据本公开一些实施例的各个制作阶段中与图4所示操作410对 应的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，将第 一导电层310、第二介电层308及第一介电层306图案化。在一些实施例中， 图案化光刻胶层502在图案化工艺期间用作硬掩模。在一些实施例中，通过干 式和/或湿式刻蚀工艺对第一导电层310、第二介电层308及第一介电层306进 行刻蚀。
在一些实施例中，进一步移除图案化光刻胶层502。在一些实施例中，可 通过使用丙酮(acetone)、1-甲基-2-吡咯烷酮(1-Methyl-2-pyrrolidon，NMP)、 二甲基亚砜(Dimethyl sulfoxide，DMSO)或其他合适的移除化学物的一个或 多个化学清洗工艺来移除图案化光刻胶层502。在一些实施例中，可能需要将 所使用的化学物加热到高于室温的温度以使图案化光刻胶层502有效溶解。移 除剂的选择由图案化光刻胶层502、第一导电层310、第二介电层308、第一介 电层306以及衬底302的类型及化学结构确定，以确保这些层与化学清洗工艺 的化学兼容性。在一些实施例中，在此清洗工艺之后是使用异丙醇(isopropyl alcohol)等的漂洗工艺，接着是使用去离子水的漂洗。作为此工艺的结果，在衬底302上形成有堆叠的介电栅极端子。
图5H是根据本公开一些实施例的各个制作阶段中与图4所示操作412对 应的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，形成 第三介电层314以覆盖衬底302的被暴露出的部分且嵌入堆叠的介电栅极端子。 在一些实施例中，第三介电层314包含氧化硅。在一些实施例中，对第三介电 层314进行进一步抛光以获得平坦表面。
图5I是根据本公开一些实施例的各个制作阶段中与图4所示操作414对应 的一个制作阶段处的半导体装置500的剖视图，在半导体装置500中，在第三 介电层314中形成金属接触件。在一些实施例中，形成至少三个金属接触件 312-G，以与第一导电层310电接触，如图3B中所论述。在一些实施例中，金 属接触件312-S与312-D也同时形成，以分别与导电特征304-1及304-2电接 触。操作414之后的半导体装置500的示例性俯视图在图3B中示出并论述。
图6A到图6C示出根据本公开一些实施例的半导体装置600的示例性透视 图、剖视图及俯视图。本公开中的负电容FET结构也可在非平面鳍场效晶体管 (FinFET)中实施。FinFET被制作成具有从衬底302延伸的“鳍结构”602的薄 的垂直的“鳍”，所述鳍FET具有形成在此垂直的鳍中的沟道及鳍602之上的导 电栅极310。FinFET的优点包括减少短沟道效应及较高的电流。
在所示出的实施例中，导电特征304-1及304-2被制作在由沟道长度614 分隔开的鳍602中。导电栅极310沉积在鳍602之上且覆盖鳍602的顶表面及 侧壁。具体来说，栅极端子310也局部地位于被介电层604分隔开的衬底302 的表面上；且栅极端子310通过堆叠的栅极介电质与鳍602分隔开。在一些实 施例中，鳍602的顶表面到介电层604的顶表面具有高度612，且鳍602具有 鳍宽度610，使得沟道宽度等于鳍宽度610+2*鳍高度610。
在所示出的实施例中，将鳍602与导电栅极310分隔开的堆叠的栅极介电 质是不均匀的且包含2种堆叠的介电材料(即，第一介电层306及第二介电层 308)。在栅极端子与源极端子之间具有两种介电质的非均匀电容器可被建模为 串联的两个电容器(即，第一介电层306中的第一电容器C1 316与第二介电层 308中的第二电容器C2 318)。总电容Ceq由以下方程式确定：
Ceq＝(C1-1+C2-1)-1＝C1C2/(C1+C2)。
当C2＝-1.1C1时，Ceq＝11C1。因此，第二介电层308中的负电容材料显著 增加了等效电容，且因此为获得相同的电容，本公开中呈现的此种装置结构占 据比仅具有高介电常数介电层的装置小的面积。
在一些实施例中，第一介电层306包含具有高介电常数的常规介电材料 (即，高介电常数介电材料)，用于实现改善的可靠性及高的电容值。在一些实 施例中，第一介电层306包含以下材料中的一者：包括硅酸铪(HfSiO4)、硅 酸锆(ZrSiO4)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氮氧化硅(Si2ON2) 及氮化硅酸铪(HfSiON)。
在一些实施例中，第一介电层306的第一厚度320处于0.1纳米到200纳 米的范围内。在一些实施例中，利用等离子体增强型化学气相沉积(PECVD) 以硅烷气体作为前驱气体来沉积第一介电层306。在一些其他实施例中，利用 以下中的一者来沉积第一介电层306：原子层沉积(ALD)工艺及物理气相沉 积(PVD)工艺。
在一些实施例中，第二介电层308形成在第一介电层306的顶表面上，其 中第二介电层308在特定范围的施加偏压内呈现负电容(即，C2<0)。在一些 实施例中，第二介电层308包含掺杂有各种元素(包括Y、Sr、Gd、Zr、Al、Lu、Ta、Nb及Si)的HfO2，其中第二介电层308中的经掺杂的HfO2介电质 呈现铁电性质。在一些实施例中，第二介电层308中的经掺杂的HfO2介电质 归因于亚稳态、非中心对称、正交相位通过掺杂剂进行稳定化。在一些实施例中，第二介电层308中的经掺杂的HfO2介电质可容易地与CMOS工艺整合在 一起。在一些其他实施例中，第二介电层308还包含掺杂有Ta及Ti的ZrO2。 在另一些实施例中，第二介电层308包含铁电材料(包括BaTiO3、SrRuO3及 PbZr1-xTixO3)。
在一些实施例中，第二介电层308的第二厚度322处于0.1纳米到200纳 米的范围内。在所示出的实施例中，第一介电层306及第二介电层308在z方 向上各自具有614所示的长度以及等于沟道宽度的宽度。在一些实施例中，使 用等离子体增强型化学气相沉积(PECVD)以硅烷气体作为前驱气体来沉积第 二介电层308。在一些其他实施例中，使用以下中的一者来沉积第二介电层308： 原子层沉积(ALD)工艺及物理气相沉积(PVD)工艺。在一些实施例中，在 0摄氏度到1000摄氏度的范围内的温度下沉积第二介电层308。在一些实施例 中，在沉积第二介电层308之后及形成导电栅极310之前，通过快速热退火 (RTA)工艺在100摄氏度到1000摄氏度的范围内的温度下对第二介电层308 进行退火达1秒到600秒的范围内的时间周期。
尽管在示例性实施例中，第二介电层308被配置在第一介电层306上方， 其中第一介电层306直接接触鳍602，然而第二介电层308可被配置在第一介 电层306与鳍602之间，这也处于本发明的范围内。尽管仅示出堆叠的栅极介 电质中的2个介电层，然而示例性实施例仅用于论述目的。应注意，堆叠的栅 极介电质可包括处于本发明的范围内的任何数目的交替的介电层(例如，负电 容介电层-常规介电层超晶格)。
在一些实施例中，衬底302是硅衬底。作为另外一种选择，衬底302可包 含其他元素半导体材料，例如(举例来说)锗。衬底302还可包含化合物半导 体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底302可包含合金半导体，例 如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底302包括外 延层。举例来说，衬底302可具有上覆在块状半导体之上的外延层。此外，衬 底302可包括绝缘体上半导体(SOI)结构。举例来说，衬底302可包括掩埋 氧化物(BOX)层，所述掩埋氧化物(BOX)层通过例如注氧隔离(SIMOX) 等工艺或例如晶片结合及研磨等其他合适的技术形成。
在一些实施例中，衬底302还包括通过例如离子注入和/或扩散等工艺实施 的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区 (LDD)、重掺杂源极及漏极(S/D)端子以及被配置成形成各种集成电路(IC) 装置的各种沟道掺杂轮廓。衬底302还可包括其他功能特征，例如形成在衬底 中及衬底上的电阻器或电容器。衬底302还包括横向隔离特征，横向隔离特征 被提供成将形成在衬底302中的各种装置分隔开(例如浅沟槽隔离(STI))。
在一些实施例中，鳍602被制作在衬底302中。在一些实施例中，鳍602 中包括至少一个导电特征。在一些实施例中，所述至少一个导电特征可为源极 端子304-1、漏极端子304-2或导电栅极310。作为另外一种选择，所述至少一 个导电特征可为设置在源极、漏极或栅极电极上的硅化物特征，所述硅化物特 征通常来自烧结工艺，所述烧结工艺由包括热加热、激光辐照或离子束混合的 工艺中的至少一者引入。硅化物特征可通过自对准硅化物技术形成在多晶硅栅 极(通常被称为“多硅化物栅极”)上或者源极/漏极(通常被称为“自对准硅化 物”)上。在另一实施例中，所述至少一个导电特征可包括电容器的电极或电阻器的一端。
在所示出的实施例中，至少三个金属接触件312-G被配置成与导电栅极310 电接触。在一些实施例中，所述至少三个金属接触件中的每一者均具有宽度324 及壳体距离326，其中壳体距离326被定义为金属接触件312-G的边缘到导电 栅极310的边缘之间的距离。所述至少三个金属接触件312-G被配置成一行， 其中在所述至少三个金属接触件312-G中的两个相邻的金属接触件之间具有间 距330。在一些实施例中，间距330与第一介电层306的第一厚度320之间的 第一比率处于0.01到100的范围内；间距330与第二介电层308的第二厚度322 之间的第二比率处于0.1到10000的范围内；间距330与沟道宽度334之间的第三比率处于0.1到10000的范围内；间距330与沟道长度332之间的第四比 率处于0.00001到1的范围内；壳体距离326与第二介电层308的第二厚度322 的第五比率处于0.1到10000的范围内；壳体距离326与沟道宽度334的第六 比率处于0.1到10000的范围内；且壳体距离326与沟道长度332的第七比率 处于0.1到10000的范围内。
图7示出根据本公开一些实施例的操作射频(RF)开关模块200的方法700 的流程图。应注意，方法700仅为实例，且不旨在限制本公开。因此，应理解， 可在图7所示方法700之前、期间及之后提供附加的操作，且本文中可仅简要 阐述一些其他操作。
方法700从操作702开始，在操作702中，根据一些实施例在场效晶体管 (FET)的栅极端子与漏极端子之间施加直流电压。在一些实施例中，FET包 括堆叠的栅极介电质。在所示出的实施例中，堆叠的栅极介电质在y方向上是 不均匀的且包含2种堆叠的介电材料(即，第一介电层306及第二介电层308)。 在栅极端子与源极端子之间具有两种介电质的非均匀电容器可被建模为串联的 两个电容器(即，第一介电层306中的第一电容器C1 316与第二介电层308中 的第二电容器C2 318)。总电容Ceq由以下方程式确定：Ceq＝ (C1-1+C2-1)-1＝C1C2/(C1+C2)。
当C2＝-1.1C1时，Ceq＝11C1。因此，第二介电层308中的负电容材料显著 增加了等效电容，且因此为获得相同的电容，本公开中呈现的此种装置结构占 据比仅具有高介电常数介电层的装置小的面积。
在一些实施例中，第一介电层306包含具有高介电常数的常规介电材料 (即，高介电常数介电材料)，用于实现改善的可靠性及高的电容值。在一些实 施例中，第一介电层306包含以下材料中的一者：包括硅酸铪(HfSiO4)、硅 酸锆(ZrSiO4)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氮氧化硅(Si2ON2) 及氮化硅酸铪(HfSiON)。
在一些实施例中，第一介电层306的第一厚度320处于0.1纳米到200纳 米的范围内。在一些实施例中，利用等离子体增强型化学气相沉积(PECVD) 以硅烷气体作为前驱气体来沉积第一介电层306。在一些其他实施例中，利用 以下中的一者来沉积第一介电层306：原子层沉积(ALD)工艺及物理气相沉 积(PVD)工艺。
在一些实施例中，第二介电层308形成在第一介电层306的顶表面上，其 中第二介电层308在特定范围的施加偏压内呈现负电容(即，C2<0)。在一些 实施例中，第二介电层308包含掺杂有各种元素(包括Y、Sr、Gd、Zr、Al、 Lu、Ta、Nb及Si)的HfO2，其中第二介电层308中的经掺杂的HfO2介电质 呈现铁电性质。在一些实施例中，第二介电层308中的经掺杂的HfO2介电质 归因于亚稳态、非中心对称、正交相位通过掺杂剂进行稳定化。在一些实施例 中，第二介电层308中的经掺杂的HfO2介电质可容易地与CMOS工艺整合在 一起。在一些其他实施例中，第二介电层308还包含掺杂有Ta及Ti的ZrO2。 在另一些实施例中，第二介电层308包含铁电材料(包括BaTiO3、SrRuO3及 PbZr1-xTixO3)。
在一些实施例中，第二介电层308的第二厚度322处于0.1纳米到200纳 米的范围内。在所示出的实施例中，第二介电层308在z方向上具有332所示 的长度且在x方向上具有334所示的宽度，第二介电层308具有与导电栅极310 相同的面积。在一些实施例中，第二介电层308的顶表面的面积与晶体管沟道 之间的比率处于0.1到5的范围内。在一些实施例中，使用等离子体增强型化 学气相沉积(PECVD)以硅烷气体作为前驱气体来沉积第二介电层308。在一 些其他实施例中，使用以下中的一者来沉积第二介电层308：原子层沉积(ALD)工艺及物理气相沉积(PVD)工艺。在一些实施例中，在0摄氏度到1000摄氏 度的范围内的温度下沉积第二介电层308。在一些实施例中，在沉积第二介电 层308之后及形成导电栅极310之前，通过快速热退火(RTA)工艺在100摄 氏度到1000摄氏度的范围内的温度下对第二介电层308进行退火达1秒到600 秒的范围内的时间周期。
尽管在示例性实施例中，第二介电层308被配置在第一介电层306上方， 其中第一介电层306直接接触衬底302，然而第二介电层308可被配置在第一 介电层306与衬底302之间，这也处于本发明的范围内。尽管仅示出堆叠的栅 极介电质中的2个介电层，然而示例性实施例仅用于论述目的。应注意，堆叠 的栅极介电质可包括处于本发明的范围内的任何数目的交替的介电层(例如， 负电容介电层-常规介电层超晶格)。
在一些实施例中，衬底302是硅衬底。作为另外一种选择，衬底302可包 含其他元素半导体材料，例如(举例来说)锗。衬底302还可包含化合物半导 体，例如碳化硅、砷化镓、砷化铟及磷化铟。衬底302可包含合金半导体，例 如硅锗、碳化硅锗、磷化镓砷及磷化镓铟。在一个实施例中，衬底302包括外 延层。举例来说，衬底302可具有上覆在块状半导体之上的外延层。此外，衬 底302可包括绝缘体上半导体(SOI)结构。举例来说，衬底302可包括掩埋 氧化物(BOX)层，所述掩埋氧化物(BOX)层通过例如注氧隔离(SIMOX) 等工艺或例如晶片结合及研磨等其他合适的技术形成。
在一些实施例中，衬底302还包括通过例如离子注入和/或扩散等工艺实施 的各种p型掺杂区和/或n型掺杂区。这些掺杂区包括n阱、p阱、轻掺杂区 (LDD)、重掺杂源极及漏极(S/D)端子304-1/304-2以及被配置成形成各种集 成电路(IC)装置(例如CMOS场效晶体管(CMOS-FET)、成像传感器和/或 发光二极管(LED))的各种沟道掺杂轮廓。衬底302还可包括其他功能特征， 例如形成在衬底中及衬底上的电阻器或电容器。衬底302还包括横向隔离特征， 横向隔离特征被提供成将形成在衬底302中的各种装置分隔开(例如浅沟槽隔 离(STI))。衬底302中的各种装置还包括设置在S/D端子、栅极端子及其他装 置特征上的硅化物，以用于当通过金属接触件312-S/312-D/312-G耦合在各个装 置之间时降低接触电阻并增强工艺兼容性。在一些实施例中，源极端子与漏极 端子之间的距离是沟道长度328。
在一些实施例中，衬底302中包括至少一个导电特征。在一些实施例中， 所述至少一个导电特征可为源极304-1、漏极304-2或栅极端子310。作为另外 一种选择，所述至少一个导电特征可为设置在源极、漏极或栅极电极上的硅化 物特征，所述硅化物特征通常来自烧结工艺，所述烧结工艺由包括热加热、激 光辐照或离子束混合的工艺中的至少一者引入。硅化物特征可通过自对准硅化 物技术形成在多晶硅栅极(通常被称为“多硅化物栅极”)上或者源极/漏极(通 常被称为“自对准硅化物”)上。在另一实施例中，所述至少一个导电特征可包 括电容器的电极或电阻器的一端。
在所示出的实施例中，至少三个金属接触件312-G被配置成与导电栅极310 电接触。在一些实施例中，所述至少三个金属接触件中的每一者均具有宽度324 及壳体距离326，其中壳体距离326被定义为金属接触件312-G的边缘到导电 栅极310的边缘之间的距离。所述至少三个金属接触件312-G被配置成一行， 其中在所述至少三个金属接触件312-G中的两个相邻的金属接触件之间具有间 距330。在一些实施例中，间距330与第一介电层306的第一厚度320之间的 第一比率处于0.01到100的范围内；间距330与第二介电层308的第二厚度322 之间的第二比率处于0.1到10000的范围内；间距330与沟道宽度334之间的第三比率处于0.1到10000的范围内；间距330与沟道长度332之间的第四比 率处于0.00001到1的范围内；壳体距离326与第二介电层308的第二厚度322 的第五比率处于0.1到10000的范围内；壳体距离326与沟道宽度334的第六 比率处于0.1到10000的范围内；且壳体距离326与沟道长度332的第七比率 处于0.1到10000的范围内。
方法700继续进行操作704，在操作704中，根据一些实施例调整直流电 压以对等效电容(Ceq)进行微调。在一个实施例中，一种射频(RF)开关模 块包括开关电路，所述开关电路用于在将第一信号从发射器单元发射到天线与 将第二信号从所述天线发射到接收器单元之间切换，其中所述开关电路包括多 个场效晶体管(FET)，其中所述多个FET中的每一者包括堆叠的栅极介电质及 与导电栅极接触的至少三个金属接触件，其中所述堆叠的栅极介电质包括至少 一个第一介电层，其中所述第一介电层包含负电容材料。
根据本发明的一些实施例，其中所述堆叠的栅极介电质还包括至少一个第 二介电层，其中所述第二介电层包含高介电常数(高k)介电材料。
根据本发明的一些实施例，其中所述第一介电层的第一厚度处于0.1纳米 到200纳米的范围内。
根据本发明的一些实施例，其中所述第一介电层中的所述负电容材料包括 以下中的一者：经掺杂的二氧化铪(HfO2)及经掺杂的氧化锆(ZrO2)，其中 所述经掺杂的二氧化铪及所述经掺杂的氧化锆中的每一者被使用以下元素中的 至少一者进行掺杂：钇(Y)、锶(Sr)、钆(Gd)、锆(Zr)、铝(Al)、钽(Ta)、 铌(Nb)、及硅(Si)。
根据本发明的一些实施例，其中与所述导电栅极接触的所述至少三个金属 接触件被配置成线性地提供与所述导电栅极的电接触件，其中所述至少三个金 属接触件被配置成具有第一宽度、在所述至少三个金属接触件中的两个相邻的 金属接触件之间具有间距、且具有壳体距离，其中所述壳体距离被定义为从所 述金属接触件的边缘到所述导电栅极的边缘的最短距离。
根据本发明的一些实施例，其中所述间距与所述第一介电层的所述第一厚 度之间的第一比率处于0.1到10000的范围内；所述间距与沟道长度之间的第 二比率处于0.1到10000的范围内；所述间距与沟道宽度之间的第三比率处于 0.1到10000的范围内；所述壳体距离与所述第一介电层的所述第一厚度之间的 第四比率处于0.1到10000的范围内；所述壳体距离与所述沟道宽度之间的第 五比率处于0.1到10000的范围内；且所述壳体距离与所述沟道长度之间的第 六比率处于0.1到10000的范围内。
根据本发明的一些实施例，所述的射频开关，还包括：多个电源，其中所 述多个电源中的每一者耦合到所述多个场效晶体管中的每一者的所述至少三个 金属接触件。
在另一实施例中，一种半导体装置包括场效应晶体管(FET)，其中所述FET 包括堆叠的栅极介电质及与导电栅极接触的至少三个金属接触件，其中所述堆 叠的栅极介电质包括至少一个第一介电层，其中所述第一介电层包含负电容材 料。
根据本发明的一些实施例，其中所述堆叠的栅极介电质还包括至少一个第 二介电层，其中所述第二介电层包含高介电常数(高k)介电材料。
根据本发明的一些实施例，其中所述第二介电层包含二氧化铪(HfO2)。
根据本发明的一些实施例，其中所述第一介电层的第一厚度处于0.1纳米 到200纳米的范围内。
根据本发明的一些实施例，其中所述第一介电层中的所述负电容材料包括 以下中的一者：经掺杂的二氧化铪(HfO2)及经掺杂的氧化锆(ZrO2)，其中 所述经掺杂的二氧化铪及所述经掺杂的氧化锆中的每一者被使用以下元素中的 至少一者进行掺杂：钇(Y)、锶(Sr)、钆(Gd)、锆(Zr)、铝(Al)、钽(Ta)、 铌(Nb)、及硅(Si)。
根据本发明的一些实施例，其中与所述导电栅极接触的所述至少三个金属 接触件被配置成线性地提供与所述导电栅极的电接触件，其中所述至少三个金 属接触件被配置成具有第一宽度、在所述至少三个金属接触件中的两个相邻的 金属接触件之间具有间距、且具有壳体距离，其中所述壳体距离被定义为从所 述金属接触件的边缘到所述导电栅极的边缘的最短距离。
根据本发明的一些实施例，其中所述间距与所述第一介电层的所述第一厚 度之间的第一比率处于0.1到10000的范围内；所述间距与沟道长度之间的第 二比率处于0.1到10000的范围内；所述间距与沟道宽度之间的第三比率处于 0.1到10000的范围内；所述壳体距离与所述第一介电层的所述第一厚度之间的 第四比率处于0.1到10000的范围内；所述壳体距离与所述沟道宽度之间的第 五比率处于0.1到10000的范围内；且所述壳体距离与所述沟道长度之间的第 六比率处于0.1到10000的范围内。
根据本发明的一些实施例，其中所述场效晶体管包括鳍结构。
在另一实施例中，一种操作半导体装置以交替地与天线之间进行发送及接 收的方法包括：通过发射器传输线将第一射频(RF)信号从发射器单元发射到 天线；以及通过接收器传输线将第二射频信号从所述天线接收到接收器单元， 其中所述发射及所述接收中的每一者还包括：调整射频(RF)开关中的多个场 效晶体管(FET)的对应的栅极端子上的直流电压；将所述多个FET的对应的 本体端子接地到地电位；使对应的源极端子维持断开；以及将对应的漏极端子 耦合到地电位。
根据本发明的一些实施例，其中所述射频开关中的所述多个场效晶体管中 的每一者包括堆叠的栅极介电质及与导电栅极接触的至少三个金属接触件，其 中所述堆叠的栅极介电质包括至少一个第一介电层，其中所述第一介电层包含 负电容材料。
根据本发明的一些实施例，其中所述堆叠的栅极介电质还包括至少一个第 二介电层，其中所述第二介电层包含高介电常数(高k)介电材料。
根据本发明的一些实施例，其中所述第一介电层的第一厚度处于0.1纳米 到200纳米的范围内。
根据本发明的一些实施例，其中所述第一介电层中的所述负电容材料包括 以下中的一者：经掺杂的二氧化铪(HfO2)及经掺杂的氧化锆(ZrO2)，其中 所述经掺杂的二氧化铪及所述经掺杂的氧化锆中的每一者被使用以下元素中的 至少一者进行掺杂：钇(Y)、锶(Sr)、钆(Gd)、锆(Zr)、铝(Al)、钽(Ta)、 铌(Nb)、及硅(Si)。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解 本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开 作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的 目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还 应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离 本公开的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (1)

1.一种射频开关，其特征在于，包括：
开关电路，用于在将第一信号从发射器单元发射到天线与将第二信号从所述天线发射到接收器单元之间切换，其中所述开关电路包括多个场效晶体管，
其中所述多个场效晶体管中的每一者包括堆叠的栅极介电质及与导电栅极接触的至少三个金属接触件，其中所述堆叠的栅极介电质包括至少一个第一介电层，其中所述第一介电层包含负电容材料。
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