CN112737569B - 一种基于九进制进位电路的数字解码电路 - Google Patents

Abstract

本发明公开了一种基于九进制进位电路的数字解码电路，所述数字解码电路包括：振荡器，用于生成振荡信号；九进制计数电路，对单个DMX512所发送的帧进行计数，得到商和余数；解码算法控制单元，通过得到的商和余数来确定采样脉冲的发送，并得到所需解码的信号；解码器，对得到的信号进行解码，并输出到后续的LED显示装置进行显示。本发明提供的基于九进制进位电路的数字解码电路通过使用余数补偿和补偿间隔分布的方法提高了DMX512解码所需的最小采样周期，减小了误差发生的可能，扩大了DMX512协议在变传输速率环境下的使用范围。

Description

一种基于九进制进位电路的数字解码电路

技术领域

本发明涉及电路技术领域，具体涉及一种基于九进制进位电路的数字解码电路。

背景技术

随着大型智能装饰照明的迅速发展，传统照明协议难以满足大量照明设备的复杂控制，智能照明协议因此应运而生。目前主流智能照明协议包括DMX512、DALI和ARTNET等。DMX512(Digital Multiplex 512)协议由美国剧场协会最早制定于1985年，物理层设计采用RS-485收发器，总线用一对双绞线实现调光台与调光器连接，DMX512协议通过在总线上发送数据包来实现对灯光设备的信号传输。

DMX512协议数据包最多包含513个数据帧，包括了一个起始帧和可能的512个数据帧。每一个数据帧包含11位，其中包含一位低电平起始位、8位数据位以及2位高电平停止位。DMX512要求在第一帧前发送不小于88us的低电平起始信号，该起始信号被称为Break信号。在Break信号后需要发送不小于8us的高电平信号，被称为Mark after Break信号(MAB信号)。MAB信号后面是起始帧(Start Code)，发送数据为0x00。在数据包与数据包之前是高电平MTBP信号(Mark Time Between Packages)，标志着完整的数据包发送完毕。MTBP信号不能超过1s，否则将视为传输终止。在标准DMX512协议中，每一位数据宽度为固定的4us，即其数据传输速度为250kbps。DMX512的时序图如图1所示：

在图1中，1表示字节起始标志位，必须为“0”；2表示字节结束标志位2bit，必须为“1”；3表示相邻字节间时间宽度，必须为“1”，时间小于1s。

对于控制信号，DMX512协议也进行了要求，其规定的具体数值如表1所示：

表1 DMX512协议中的控制信号

DMX512使用至LED景观灯照明领域时，往往出现带载能力不足的问题：增加带载，必然要改变DMX512的标准协议。在实际应用中，在保证刷新率情况下，需要连接更多的从机，这使得数据传输速率需要提升。在标准DMX512协议中，传输速度为250kbps，但当传输速度提升后，解码传输速率就并不固定，可能达到500kbps或更高。

对于定速率的DMX512信号，往往通过内部振荡器，产生几种不同的采样周期，并通过对初始信号的采样确定一种最合适的采样周期。此种解码方式虽然简单，但无法完成变传输速率的协议解码。传统解码方式通过内部振荡器对初始信号的起始帧进行计数，并通过对其进行除法运算得到解码采样周期。此种方式采用保留整数位，需要较高采样频率且误差容易累积，而导致错误，图2表示了一种可能会导致错误的解码情况。

因此，如何针对当前DMX512解码遇到的问题进行改进，实现DMX512协议在变传输速率条件下的解码是目前本领域亟需解决的技术问题。

发明内容

针对现有技术不足，本发明提出了一种基于九进制进位电路的数字解码电路，旨在解决变速率DMX512协议使用传统解码算法在变速率DMX512协议解码时容易因误差累积导致错误。

一种基于九进制进位电路的数字解码电路，包括：

振荡器，用于生成振荡信号并输出至九进制计数电路和解码算法控制单元；

九进制计数电路，对单个DMX512所发送的帧进行计数，得到商和余数；

解码算法控制单元，通过得到的商和余数来确定采样脉冲的发送，并得到所需解码的信号；

解码器，对得到的信号进行解码，并输出到后续的LED显示装置进行显示。

本发明的九进制进位电路的数字解码电路可以集成为芯片。

所述的九进制计数电路，包括：

3位余数触发器、3位全加器电路、1位进位触发器、二输入或门、三输入与门和外部计数器：

所述1位进位触发器的复位端、所述二输入或门的第一输入端与外部复位信号连接，所述3位余数触发器的复位端与所述二输入或门的输出端连接，所述1位进位触发器的时钟端、所述3位余数触发器的时钟端与所述振荡器的输出端连接，所述二输入或门的第二输入端、所述外部计数器的输入端与所述1位进位触发器的输出端连接，所述1位进位触发器的输入端与所述三输入与门的输出端连接，所述三输入与门的输入端、所述3位全加器电路的B组输入端与所述3位余数触发器的三位输出端连接，所述3位全加器电路的A组输入端与“1”、“0”、“0”连接，所述3位全加器电路的输出端与所述3位余数触发器的三位输入端连接。所述3位余数触发器的输出端、所述1位进位触发器的输出端共同组成所述九进制计数电路的余数输出端，所述外部计数器的输出端作为所述九进制计数电路的商输出端。

该电路的主要思路主要是在八进制计数电路上进行改进，当八进制进行进位操作时，延迟一个震荡周期进行进位操作，从而达到九进制计数的作用，避免了复杂的除法取余电路。

3位余数触发器，由三个D触发器构成，用于记录八进制计数电路的余数。3位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给3位余数触发器的触发端。3位全加器电路的A组输入端A0、A1、A2分别接“1”、“0”、“0”。3位余数触发器和3位全加器电路共同组成了八进制计数电路。1位进位触发器既对八进制计数电路进行一周期的延时操作，也同时作为九进制进位标志。触发端连接在三输入与门AND1的输出端，输出端Q3作为九进制的进位输出并控制3位余数触发器的复位操作。

所述的解码算法控制单元，包括：

三个减法计数器C1、C2、C3，一个由状态机和2bit状态标志位的控制模块组成：

所述九进制计数电路的余数输出端和商输出端与所述控制模块的余数输入端和商输入端连接，所述控制模块的时钟端与所述振荡器的输出端连接，所述三个减法计数器C1、C2、C3的赋值端和时钟端与所述一个由状态机和2bit状态标志位的控制模块的控制端连接，所述三个减法计数器C1、C2、C3的输出端与所述控制模块的状态输入端连接，所述控制模块的输出端与所述解码器的输入端连接，作为所述的解码算法控制单元的输出端。

本发明提供的基于九进制进位电路的数字解码电路通过使用余数补偿和补偿间隔分布的方法提高了DMX512解码所需的最小采样周期，减小了误差发生的可能，扩大了DMX512协议在变传输速率环境下的使用范围。

附图说明

图1为DMX512协议时序图；

图2为传统解码算法可能导致错误的解码时序图；

图3为采用补偿间隔分布处理后的解码时序图(余数为3)；

图4为采用补偿间隔分布处理后的解码时序图(余数为5)；

图5为实施例中基于九进制进位电路的数字解码电路的结构示意图；

图6为九进制计数电路的结构示意图；

图7为九进制计数电路的时序波形；

图8为解码算法控制单元的结构示意图；

图9为解码算法控制单元的状态转移图。

具体实施方式

下面将结合附图和具体实施例对本发明进一步详细描述。

如图5所示(虚线框所示部分)，本实施例提供了一种基于九进制进位电路的数字解码电路，该解码装置外部输入为DMX512信号，外部输出与LED显示设备201连接，所述装置与单元，包括：

振荡器101、九进制计数电路102、解码算法控制单元103、解码器104。

振荡器101，用于生成振荡信号OSC，在本实施例中，用于提供预设振荡周期T的振荡信号OSC，也可以从外部接收具有预设振荡周期T的振荡信号。

九进制计数电路102，对单个DMX512所发送的帧进行计数，得到商和余数。

九进制计数电路102如图6所示，九进制计数电路102包括3位余数触发器121、3位全加器电路122、1位进位触发器123、二输入或门124、三输入与门125和外部计数器126：

1位进位触发器123的复位端、二输入或门124的第一输入端与外部复位信号连接，3位余数触发器121的复位端与二输入或门124的输出端连接，1位进位触发器123的时钟端、3位余数触发器121的时钟端与振荡器101的输出端连接，二输入或门124的第二输入端、外部计数器126的输入端与1位进位触发器123的输出端连接，1位进位触发器123的输入端与三输入与门125的输出端连接，三输入与门125的输入端、3位全加器电路122的B组输入端与3位余数触发器121的三位输出端连接，3位全加器电路122的A组输入端与“1”、“0”、“0”连接，3位全加器电路122的输出端与3位余数触发器121的三位输入端连接。3位余数触发器121的输出端、1位进位触发器123的输出端共同组成九进制计数电路102的余数输出端，外部计数器126的输出端作为九进制计数电路102的商输出端。

外部计数器对商进行计数，每九个时钟周期作为一个循环进行一次计数，并在起始帧发送完毕后结束计数得到商并发送到上述解码算法控制单元。

本文用于DMX512解码的如图7所示。

3位余数触发器从高到低R2、R1、R0的初始值为“000”，1位进位触发器Q3的初始值为“0”；外部复位信号为低电平，在外部时钟的前七次上升沿到来后，3位全加器完成由A组输入端“001”与B组输入端的加法运算，3位余数触发器的输出为“001”到“111”，1位进位触发器Q3的输出为“0”；在外部时钟的第八次上升沿到来后，3位全加器完成加法运算得到”000”，并赋值到3位余数触发器R2、R1、R0，此时1位进位触发器Q3的输出为“1”，发送进位指令；外部复位信号为低电平，在外部时钟的第九次上升沿到来后，3位余数触发器R2、R1、R0的同步复位信号为高电平，3位余数触发器、R2、R1、R0的输出为“000”1位进位触发器的输出为“0”，也就是本设计的九进制计数电路进行新一轮的九进制计数。

解码算法控制单元103，通过得到的商和余数，应用上述算法来确定采样脉冲的发送，并得到所需解码的信号。

解码算法控制单元103如图8所示，该电路系统包括三个减法计数器C1(131)、C2(132)、C3(133)，一个由状态机和2bit状态标志位的控制模块134组成：

九进制计数电路102的余数输出端和商输出端与控制模块103的余数输入端和商输入端连接，控制模块103的时钟端与振荡器101的输出端连接，三个减法计数器C1(131)、C2(132)、C3(133)的赋值端和时钟端与一个由状态机和2bit状态标志位的控制模块134的控制端连接，三个减法计数器C1(131)、C2(132)、C3(133)的输出端与控制模块134的状态输入端连接，控制模块134的输出端与解码器104的输入端连接，作为的解码算法控制单元103的输出端。

解码算法控制单元实现补偿间隔插入的关键在于控制采样脉冲之间的间隔，即控制减法计数器的C1的输入和bit1的状态。采用如图9所示的状态转移图来控制电路各部分的输入输出。

具体采样过程如下：

①对三个减法计数器进行初始化操作：对于减法计数器C1，初始写入值为n0＝n/2。对于减法计数器C2，初始写入值为9。对于减法计数器C3和状态标志位bit0、bit1，控制模块需要对余数m1进行判断：当m1≤4时，减法计数器C3写入m1，bit0，bit1均置零；当m1>4时，减法计数器C3写入(8-m1)，bit0，bit1均置一。

②减法计数器C1递减为0，输出第一个采样脉冲。此时，状态标志位bit1为0，减法计数器C2进行减法计数，减法计数器C3不进行减法计数。控制模块将采样周期n写入减法计数器C1，并将状态标志位bit1置一。

③减法计数器C1递减为0，输出下一个采样脉冲。此时，状态标志位bit1为1，减法计数器C2、减法计数器C3均进行减法计数。采样周期(n+1)写入减法计数器C1，并将状态标志位bit1置零。重复步骤②、③直至减法计数器C3递减为0。

④减法计数器C1递减为0，输出下一个采样脉冲。此时标志状态位bit1为0，减法计数器C2进行减法计数。采样周期n写入减法计数器C1，并保持状态标志位bit1为0不变。重复步骤④直至减法计数器C2递减为0，此时所有采样脉冲发送完毕。

当m1>4时，具体步骤与m1≤4大体相同，但状态标志位bit0、bit1在个步骤中均与m1>4时相反，因此对减法计数器C1和C3的控制也相反。

解码器104，对得到的信号进行解码，并输出到后续的LED显示装置进行显示。解码器104的输入端与解码算法控制单元103的输出端连接，解码器104的信号端与解码装置外部输入DMX512信号连接，解码器104的输出端作为整个电路的输出端与外部LED显示设备201连接。

本实施例通过使用余数补偿和补偿间隔分布的方法提高了DMX512解码所需的最小采样周期，减小了误差发生的可能，扩大了DMX512协议在变传输速率环境下的使用范围。

针对传统解码算法产生的误差导致解码出现错误，本发明提出余数补偿的方法来减小误差。对于前余数个字节数字位采样点采取补偿一个采样周期的方法，来消除抛弃余数导致的解码错误。进一步，本文算法将采样间隔nt和(n+1)t行补偿间隔分布，可进一步减小误差的影响。图3和图4表示了进行补偿间隔分布处理之后，余数为3和5的解码时序图。

Claims (5)

1.一种基于九进制进位电路的数字解码电路，其特征在于，所述数字解码电路包括：

振荡器，用于生成振荡信号；

九进制计数电路，对单个DMX512所发送的帧进行计数，得到商和余数；

解码算法控制单元，通过得到的商和余数来确定采样脉冲的发送，并得到所需解码的信号；

解码器，对得到的信号进行解码，并输出到后续的LED显示装置进行显示；

所述的九进制计数电路，包括：

3位余数触发器、3位全加器电路、1位进位触发器、二输入或门、三输入与门和外部计数器：

所述1位进位触发器的复位端、所述二输入或门的第一输入端与外部复位信号连接，所述3位余数触发器的复位端与所述二输入或门的输出端连接，所述1位进位触发器的时钟端、所述3位余数触发器的时钟端与所述振荡器的输出端连接，所述二输入或门的第二输入端、所述外部计数器的输入端与所述1位进位触发器的输出端连接，所述1位进位触发器的输入端与所述三输入与门的输出端连接，所述三输入与门的输入端、所述3位全加器电路的B组输入端与所述3位余数触发器的三位输出端连接，所述3位全加器电路的A组输入端与“1”、“0”、“0”连接，所述3位全加器电路的输出端与所述3位余数触发器的三位输入端连接；所述3位余数触发器的输出端、所述1位进位触发器的输出端共同组成所述九进制计数电路的余数输出端，所述外部计数器的输出端作为所述九进制计数电路的商输出端。

2.根据权利要求1所述的基于九进制进位电路的数字解码电路，其特征在于，所述3位余数触发器，由三个D触发器构成，用于记录八进制计数电路的余数；所述3位全加器电路，用于在外部时钟驱动下进行计数，并且将运算结果赋值给3位余数触发器的触发端；所述3位全加器电路的A组输入端A0、A1、A2分别接“1”、“0”、“0”；所述3位余数触发器和所述3位全加器电路共同组成了八进制计数电路；所述1位进位触发器既对八进制计数电路进行一周期的延时操作，也同时作为九进制进位标志；触发端连接在三输入与门AND1的输出端，输出端Q3作为九进制的进位输出并控制3位余数触发器的复位操作。

3.根据权利要求2所述的基于九进制进位电路的数字解码电路，其特征在于，所述九进制计数电路的工作过程为：3位余数触发器从高到低R2、R1、R0的初始值为“000”，1位进位触发器Q3的初始值为“0”；外部复位信号为低电平，在外部时钟的前七次上升沿到来后，3位全加器完成由A组输入端“001”与B组输入端的加法运算，3位余数触发器的输出为“001”到“111”，1位进位触发器Q3的输出为“0”；在外部时钟的第八次上升沿到来后，3位全加器完成加法运算得到”000”，并赋值到3位余数触发器R2、R1、R0，此时1位进位触发器Q3的输出为“1”，发送进位指令；外部复位信号为低电平，在外部时钟的第九次上升沿到来后，3位余数触发器R2、R1、R0的同步复位信号为高电平，3位余数触发器、R2、R1、R0的输出为“000”，所述1位进位触发器的输出为“0”。

4.根据权利要求3所述的基于九进制进位电路的数字解码电路，其特征在于，所述的解码算法控制单元，包括：

三个减法计数器C1、C2、C3，一个由状态机和2bit状态标志位的控制模块组成：

所述九进制计数电路的余数输出端和商输出端与所述控制模块的余数输入端和商输入端连接，所述控制模块的时钟端与所述振荡器的输出端连接，所述三个减法计数器C1、C2、C3的赋值端和时钟端与所述一个由状态机和2bit状态标志位的控制模块的控制端连接，所述三个减法计数器C1、C2、C3的输出端与所述控制模块的状态输入端连接，所述控制模块的输出端与所述解码器的输入端连接，作为所述的解码算法控制单元的输出端。

5.根据权利要求4所述的基于九进制进位电路的数字解码电路，其特征在于，所述采样脉冲的过程为：

(1)对三个减法计数器进行初始化操作：对于减法计数器C1，初始写入值为n0＝n/2；对于减法计数器C2，初始写入值为9；对于减法计数器C3和状态标志位bit0、bit1，控制模块需要对余数m1进行判断：当m1≤4时，减法计数器C3写入m1，bit0，bit1均置零；当m1>4时，减法计数器C3写入(8-m1)，bit0，bit1均置一；

(2)减法计数器C1递减为0，输出第一个采样脉冲：此时，状态标志位bit1为0，减法计数器C2进行减法计数，减法计数器C3不进行减法计数；控制模块将采样周期n写入减法计数器C1，并将状态标志位bit1置一；

(3)减法计数器C1递减为0，输出下一个采样脉冲：此时，状态标志位bit1为1，减法计数器C2、减法计数器C3均进行减法计数；采样周期(n+1)写入减法计数器C1，并将状态标志位bit1置零；重复步骤(2)、(3)直至减法计数器C3递减为0；

(4)减法计数器C1递减为0，输出下一个采样脉冲：此时标志状态位bit1为0，减法计数器C2进行减法计数；采样周期n写入减法计数器C1，并保持状态标志位bit1为0不变；重复步骤(4)直至减法计数器C2递减为0，此时所有采样脉冲发送完毕。