CN112732592A - 存储器设备及其操作方法 - Google Patents

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Abstract

公开了存储器设备及其操作方法。一种电子设备的存储器设备，其控制子微控制器的操作的启动，该存储器设备包括多个存储器单元。存储器设备包括：命令接口逻辑，对从存储器设备的外部接收的命令进行编码以生成编码信号；多微控制器电路，包括主微控制器和子微控制器，多微控制器电路输出用于基于编码信号对多个存储器单元执行操作的设置信号；以及只读存储器，输出与从多微控制器电路输出的ROM地址对应的ROM数据。子微控制器接收从主微控制器输出的微输出信号，并且在主微控制器的操作期间与主微控制器同时操作。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2019年10月28日在韩国知识产权局提交的韩国专利申请第10-2019-0134761号的优先权，其全部公开内容通过引用并入本文。
技术领域
本公开涉及一种电子设备，更具体地，涉及一种存储器设备和操作该存储器设备的方法。
背景技术
存储设备是在诸如计算机、智能电话或智能平板的主机设备的控制下存储数据的设备。存储设备包括将数据存储在诸如硬盘驱动器(HDD)的磁盘中的设备、将数据存储在半导体存储器(诸如固态驱动器(SSD))或存储卡、特别是非易失性存储器中的设备。
存储设备可以包括存储数据的存储器设备、和控制数据在存储器设备中的存储的存储器控制器。存储器设备可以被分类为易失性存储器或非易失性存储器。这里，非易失性存储器包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EPM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
发明内容
根据本公开的实施例的存储器设备包括多个存储器单元。存储器设备包括：命令接口逻辑，被配置为对从存储器设备的外部接收的命令进行编码，以产生编码信号；多微控制器电路，包括主微控制器和子微控制器，被配置为基于编码信号输出用于对多个存储器单元执行操作的设置信号；以及只读存储器，被配置为输出与从多微控制器电路输出的ROM地址对应的ROM数据。子微控制器被配置为在主微控制器操作期间，接收从主微控制器输出的微输出信号，并且与主微控制器同时操作。
根据本公开的实施例的操作包括多个存储器单元的存储器设备的方法包括：从存储器设备的外部接收命令，对命令进行编码以产生编码信号，将编码信号发送到包括在存储器设备中的主微控制器和子微控制器中的主微控制器，由主微控制器将与编码信号对应的主ROM地址输出到包括在只读存储器中的主只读存储器和子只读存储器的主只读存储器，从主只读存储器接收与主ROM地址对应的数据，以及响应于在主微控制器的操作期间由主微控制器产生的微输出信号，启动子微控制器的操作。
附图说明
图1是用于描述存储设备的框图。
图2是用于描述图1存储器设备的结构的示图。
图3是用于描述存储器块的示图。
图4是用于描述从命令接口逻辑输出的编码信号的示图。
图5是用于描述多微控制器的操作的示图。
图6是用于描述与包括在只读存储器中的调用数据相对应的操作的示图。
图7是用于描述本公开的多微控制器的操作的示图。
图8是用于描述与调用数据相对应输出的子ROM数据的实施例的示图。
图9是用于描述与调用数据相对应的子ROM数据的另一实施例的示图。
图10是用于描述根据本公开的实施例的存储器设备的操作的示图。
图11是用于描述根据本公开的实施例的存储器设备的操作的示图。
图12是用于描述图1的存储器控制器的另一实施例的示图。
图13是示出应用了根据本公开实施例的存储设备的存储卡系统的框图。
图14是示出应用了根据本公开实施例的存储设备的固态驱动器(SSD)系统的框图。
图15是示出应用了根据本公开实施例的存储设备的用户系统的框图。
具体实施方式
根据本说明书或本申请中公开的概念的实施例的特定结构或功能描述仅被示出为描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式实施，并且描述不限于本说明书或本申请中描述的实施例。
下文中，参照附图描述本公开的实施例，以便本领域技术人员可以理解实现本公开的教导。
本公开的实施例提供了一种存储器设备和操作存储器设备的方法，能够缩短在输入多微控制器结构中启动子微控制器的操作的时间。根据本教导，主微控制器可以通过基于从只读存储器接收的调用数据向子微控制器输出微输出信号，来控制子微控制器开始操作。
图1是用于描述存储设备的框图。
参照图1，存储设备50可以包括存储器设备100和存储器控制器200。
存储设备50可以是在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏播放器、TV、平板PC或车载信息娱乐系统的主机300的控制下存储数据的设备。
存储设备50可以根据表示与主机300的通信方法的主机接口而被制造为各种类型的存储设备中的一种。例如，存储设备50可以被配置为各种类型的存储设备中的任意一个，诸如SSD，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你型SD、微型SD形式的安全数字卡，通用串行总线(USB)存储设备，通用闪存存储(UFS)设备，个人计算机存储卡国际协会(PCMCIA)卡型存储设备，外围组件互连(PCI)卡型存储设备，PCI快速(PCI-E)卡型存储设备，紧凑型闪存(CF)卡，智能媒体卡和记忆棒。
存储设备50可以被制造为各种类型的封装中的任意一种。例如，存储设备50可以被制造为叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级装配封装(WFP)或晶圆级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100响应于存储器控制器200的控制而操作。存储器设备100可以包括存储器单元阵列，存储单元阵列包括存储数据的多个存储单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元，并且多个存储器单元可以配置多个页(page)。在一个实施例中，页可以是用于在存储器设备100中存储数据或用于读取存储在存储器设备100中的数据的单元。存储器块可以是用于擦除数据的单元。
在一个实施例中，存储器设备100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存器件、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)、自旋转移转矩随机存取存储器(STT-RAM)等。在本说明书中，为了便于描述，假定存储器设备100是NAND闪存设备。
存储器设备100可以实现为二维阵列结构或三维阵列结构。下文中，作为实施例描述三维阵列结构，但是本公开不限于三维阵列结构。本公开不仅可以应用于电荷存储层被配置为导电浮栅(FG)的闪存设备，而且还可以应用于电荷存储层被配置为绝缘膜的电荷撷取闪存(CTF)。
在实施例中，存储器设备100可以以单层单元(SLC)方法操作，该方法中，一个数据位存储在一个存储器单元中。可选地，存储器设备100可以以在一个存储器单元中存储至少两个数据位的方法操作。例如，存储器设备100可以以在一个存储器单元中存储两个数据位的多层单元(MLC)方法、在一个存储器单元中存储三个数据位的三层单元(TLC)方法、或在一个存储器单元中存储四个数据位的四层单元(QLC)方法操作。
存储器设备100被配置为从存储器控制器200接收命令和地址，并且访问由存储器单元阵列中的地址选择的区域。即，存储器设备100可以对由地址选择的区域执行与命令相对应的操作。例如，存储器设备100可以根据接收到的命令执行写操作(编程操作)、读操作或擦除操作。例如，当接收到编程命令时，存储器设备100可以将数据编程到由地址选择的区域。当接收到读取命令时，存储器设备100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除存储在由地址选择的区域中的数据。
存储器设备100可包括命令接口逻辑150。命令接口逻辑150可以从存储器设备100的外部接收命令。从存储器设备100的外部接收的命令可以是编程命令、读取命令或擦除命令。
命令接口逻辑150可以输出通过对接收到的命令进行编码而获得的信号。即，命令接口逻辑150可以从存储器设备100的外部接收命令，并且输出通过编码命令而获得的信号。
存储器设备100可包括微控制器电路170。在实施例中，微控制器电路170可以是单微控制器结构或多微控制器结构。当微控制器电路170是多微控制器结构时，微控制器电路170可以由主微控制器和子微控制器配置成。可选地，微控制器电路170可以由第1至第n个微控制器配置成。即，微控制器电路170可包括一个或多个微控制器。
在本公开中，假设微控制器电路170具有多微控制器结构。本公开公开了一种快速启动多微控制器结构中的子微控制器的操作的方法。
即，当微控制器电路170具有多微控制器结构时，由命令接口逻辑150输出的编码信号被发送到主微控制器或子微控制器，并且主微控制器或子微控制器基于编码的信号执行操作。因此，在多微控制器结构中，主微控制器和子微控制器基于编码的信号单独地执行操作。
然而，在本公开中，主微控制器可以控制子微控制器开始操作。即，子微控制器可以从主微控制器接收信号以开始操作，而不是从命令接口逻辑150接收编码的信号。
因此，由于子微控制器在子微控制器从主微控制器接收信号的时间开始操作，所以子微控制器可以在比子微控制器从命令接口逻辑150接收信号的时间更早的时间开始操作。
存储器设备100可以包括只读存储器190。因为只读存储器190可以由非易失性存储器配置，所以存储在只读存储器190中的数据可能不会改变。此外，仅可以对只读存储器190执行读取操作。即，不可以对只读存储器190执行编程操作或擦除操作。
在实施例中，用于存储器设备100执行操作的各种代码可以存储在只读存储器190中。例如，只读存储器190可以包括用于产生执行编程操作、读取操作或擦除操作所需的电压、信号等的代码。
在实施例中，在多微控制器结构中，只读存储器190可以由主微控制器访问的主只读存储器和子微控制器访问的子只读存储器配置成。即，主微控制器可以从主只读存储器接收对应于解码信号的代码，并且子微控制器可以从子只读存储器接收对应于解码信号的代码。
因此，主微控制器可以基于从主只读存储器接收的代码执行操作，而子微控制器可以基于从子只读存储器接收的代码执行操作。
存储器控制器200可以控制存储设备50的整体操作。
当电源电压被施加到存储设备50时，存储器控制器200可以执行固件FW。当存储器设备100是闪存设备100时，存储器控制器200可操作诸如闪存转换层(FTL)的固件，用于控制主机300与存储器设备100之间的通信。
在实施例中，存储器控制器200可包括固件(未示出)，固件可从主机300接收数据和逻辑块地址(LBA)，并将LBA转换成物理块地址(PBA)，物理块地址(PBA)指示存储器设备100中包括的数据将被存储的存储单元的地址。此外，存储器控制器200可以在缓冲存储器中存储逻辑-物理地址映射表，该映射表配置LBA和PBA之间的映射关系。
存储器控制器200可根据主机300的请求，控制存储器设备100执行编程操作、读取操作、擦除操作等。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转换为编程命令，并且可以将编程命令、PBA和数据提供给存储器设备100。当从主机300接收到读取请求以及LBA时，存储器控制器200可以将读取请求改变为读取命令，选择与LBA相对应的PBA，然后将读取命令和PBA提供给存储器设备100。当从主机300接收到擦除请求以及LBA时，存储器控制器200可以将擦除请求改变为擦除命令，选择与LBA相对应的PBA，然后将擦除命令和PBA提供给存储器设备100。
在实施例中，存储器控制器200可以在没有来自主机300的请求的情况下，生成编程命令、地址和数据并将其发送到存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据，以便执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在实施例中，存储设备50可进一步包括缓冲存储器(未示出)。存储器控制器200可控制主机300与缓冲存储器(未示出)之间的数据交换。可替换地，存储器控制器200可以将用于控制存储器设备100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，然后将临时存储在缓冲存储器中的数据发送到存储器设备100。
在各种实施例中，缓冲存储器可用作存储器控制器200的操作存储器和高速缓冲存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。可选地，缓冲存储器可以存储由存储器控制器200处理的数据。
在实施例中，缓冲存储器可以实现为动态随机存取存储器(DRAM)，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、或Rambus动态随机存取存储器(DRAM)、或静态随机存取存储器(SRAM)。
在各种实施例中，缓冲存储器可以从存储设备50的外部连接。在这种情况下，连接到存储设备50外部的易失性存储器设备可以用作缓冲存储器。
在实施例中，存储器控制器200可控制至少两个或多个存储器设备。在这种情况下，存储器控制器200可以根据交错方法来控制存储器设备，以便提高操作性能。
主机300可以使用各种通信方法中的至少一种与存储设备50通信，所述方法诸如为通用串行总线、串行AT附件(SATA)、串行连接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和减载DIMM(LRDIMM)。
图2是用于描述图1的存储器设备的结构的示图。
参照图2，存储器设备100可包括存储器单元阵列110，外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL连接到行解码器121。多个存储器块BLK1至BLKz可以通过位线BL1至BLn连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，多个存储器单元是非易失性存储器单元。连接到相同字线的存储器单元可以定义为一页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中包括的每个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)、或存储四个数据位的四层单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下，对存储器单元阵列110的选定区域执行编程操作、读取操作或擦除操作。外围电路120可驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下，将各种操作电压施加到行线RL和位线BL1至BLn，或者将所施加的电压放电。控制逻辑130可以实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在实施例中，字线可包括正常字线和虚设字线。在实施例中，行线RL可进一步包括管道选择线(pipe select line)。
行解码器121被配置为对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据解码地址选择存储器块BLK1至BLKz中的至少一个存储器块。此外，行解码器121可根据解码地址，选择选定的存储器块的至少一条字线，以将由电压发生器122产生的电压施加到至少一条字线WL。
例如，在编程操作期间，行解码器121可以向选定的字线施加编程电压，并且向未选定的字线施加电平低于编程电压的编程通过电压(program pass voltage)。在编程验证操作期间，行解码器121可以将验证电压施加到选定的字线，并且将高于验证电压的验证通过电压施加到未选定的字线。在读取操作期间，行解码器121可以将读取电压施加到选定的字线，并且将高于读取电压的读取通过电压施加到未选定的字线。
在实施例中，存储器设备100的擦除操作在存储器块单元中执行。在擦除操作期间，行解码器121可根据解码地址选择一个存储器块。在擦除操作期间，行解码器121可向连接到选定的存储器块的字线施加接地电压。
电压发生器122响应于控制逻辑130的控制而操作。电压发生器122被配置为使用提供给存储器设备100的外部电源电压来产生多个电压。具体地，电压生成器122可响应于操作信号OPSIG，生成用于编程、读取和擦除操作的各种操作电压Vop。例如，电压发生器122可响应于控制逻辑130的控制而产生编程电压、验证电压、通过电压、读取电压、擦除电压等。
在实施例中，电压发生器122可以通过调节外部电源电压来产生内部电源电压。由电压发生器122生成的内部电源电压用作存储器设备100的操作电压。
在实施例中，电压发生器122可以使用外部电源电压或内部电源电压来产生多个电压。
例如，电压发生器122可以包括接收内部电源电压的多个泵电容器，并且可以响应于控制逻辑130的控制，选择性地激活多个泵电容器以产生多个电压。
生成的多个电压可由行解码器121提供给存储器单元阵列110。
页缓冲器组123包括第1至第n个页缓冲器PB1至PBn。第1至第n个页缓冲器PB1至PBn分别通过第1至第n条位线BL1至BLn连接到存储器单元阵列110。第1至第n个页缓冲器PB1至PBn响应于控制逻辑130的控制而操作。具体地，第1至第n个页缓冲器PB1至PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，第1至第n个页缓冲器PB1至PBn可临时存储通过第1至第n条位线BL1至BLn接收的数据，或可在读取或验证操作期间感测位线BL1至BLn的电压或电流。
具体地，在编程操作期间，当编程电压被施加到选定的字线时，第1至第n个页缓冲器PB1至PBn可以通过第1至第n条位线BL1至BLn，将通过输入/输出电路125接收的数据DATA传输到选定的存储器单元。根据传送的数据DATA，对选定的页的存储器单元进行编程。在编程验证操作期间，第1至第n个页缓冲器PB1至PBn可通过感测通过第1至第n条位线BL1至BLn从选定的存储器单元接收的电压或电流，来读取页数据。
在读取操作期间，第1至第n个页缓冲器PB1至PBn通过第1至第n条位线BL1至BLn，从选定页的存储器单元读取数据DATA，并在列解码器124的控制下，将读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第1至第n个页缓冲器PB1至PBn可使第1至第n条位线BL1至BLn浮置或施加擦除电压。
列解码器124可响应于列地址CADD，在输入/输出电路125和页缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第1至第n个页缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参考图1描述的图1的存储器控制器200接收的命令CMD和地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可在读取操作或验证操作期间响应于许可位信号VRYBIT产生参考电流，并将从页缓冲器组123接收的感测电压VPB与由参考电流产生的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可响应于命令CMD和地址ADDR输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和许可位VRYBIT，以控制外围电路120。例如，控制逻辑130可响应于子块读取命令和地址，来控制选定的存储器块的读取操作。此外，控制逻辑130可响应于子块擦除命令和地址，来控制包括在选定的存储器块中的选定子块的擦除操作。此外，控制逻辑130可响应于通过信号PASS或失败信号FAIL，来确定验证操作是否已经通过或失败。
包括在存储器单元阵列110中的存储器单元可以根据存储在每个存储器单元中的数据被编程到多个编程状态中的任意一个。存储器单元的目标编程状态可以根据要存储的数据被确定为多个编程状态中的任意一个。
控制逻辑130可包括微控制器电路。此外，微控制器电路可以包括主微控制器171和子微控制器173。
在实施例中，主微控制器171可基于编码的信号执行主操作。主操作可以是与子操作不同的操作。主操作可以是设置编程操作、读取操作和擦除操作的操作电压的操作，或者是设置存储单元阵列上执行编程操作、读取操作和擦除操作的位置的操作。
在实施例中，子微控制器173可基于编码的信号或从主微控制器171接收的信号来执行子操作。子操作可以是与主操作不同的操作，并且可以是除了主操作之外执行的操作。例如，子操作可以包括在编程操作、读取操作或擦除操作中对字线或位线预充电或放电的操作。即，可以根据是否可以同时执行操作来分类主操作和子操作。
在实施例中，除了上面描述的那些之外，主操作和子操作还可以被不同地分类。
图3是用于描述存储器块的示图。
参照图2和图3，图3是示出包括在图2的存储器单元阵列110中的多个存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
彼此平行布置的第一选择线、字线和第二选择线可以连接到存储器块BLKa。例如，字线可以在第一选择线和第二选择线之间相互平行地布置。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
更具体地，存储器块BLKa可包括连接在位线BL1至BLn与源极线SL之间的多个串。位线BL1至BLn可以分别连接到串，并且源极线SL可以共同连接到串。由于串可以被配置为彼此相同，所以将具体描述连接到第一位线BL1的串ST作为示例。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16、和漏极选择晶体管DST。一个串ST可以包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或多个，并且可以包括多于图中所示数目的存储器单元F1至F16。
源极选择晶体管SST的源极可以连接到源极线SL，漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元F1至F16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同串中的源极选择晶体管SST的栅极可以连接到源极选择线SSL，漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以连接到多条字线WL1至WL16。可将包括在不同串中的存储器单元中连接到相同字线的存储器单元组称为物理页PPG。因此，存储器块BLKa可以包括字线WL1至WL16的数目的物理页PPG。
一个存储器单元可存储一位数据。这通常被称为单层单元(SLC)。在这种情况下，一个物理页PPG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可以包括在一个物理页PPG中包括的存储器单元的数目的数据位。此外，一个存储器单元可以存储两位或更多位数据。这通常被称为多层单元(MLC)。在这种情况下，一个物理页PPG可以存储两个或更多个逻辑页(LPG)数据。
将两位或更多位数据存储在一个存储器单元中的存储器单元被称为多层单元(MLC)，但是近年来，随着存储在一个存储器单元中的数据的位数增加，多层单元(MLC)指的是存储两位数据的存储器单元，存储三位或更多位数据的存储器单元被称为三层单元(TLC)，以及存储四位或更多位数据的存储器单元被称为四层单元(QLC)。另外，已经开发了存储多位数据的存储器单元方法，并且本实施例可以应用于存储两位或更多位数据的存储器设备100。
在另一实施例中，存储器块可以具有三维结构。每个存储块包括堆叠在基板上的多个存储器单元。这样的多个存储器单元沿着+X方向、+Y方向和+Z方向布置。
图4是用于描述从命令接口逻辑150输出的编码信号的示图。
参照图2和图4，图4示出了图2的存储器设备100的配置的输入/输出电路125和命令接口逻辑150。在图4中，假设图2中的存储器设备100的配置的其余组件被省略。
在实施例中，输入/输出电路125可从图2的存储器设备100的外部接收命令CMD。例如，从图2的存储器设备100的外部接收的命令CMD可以是用于指示存储器设备的编程操作的编程命令、用于指示存储器设备的读取操作的读取命令、和用于指示存储器设备的擦除操作的擦除命令中的任意一个。除了编程命令、读取命令和擦除命令之外，还可以从外部接收各种命令。
输入/输出电路125可以将从图2的存储器设备100的外部接收的命令CMD传送到图2的控制逻辑130。具体地，输入/输出电路125可以将命令CMD传送到图2的控制逻辑130中包括的命令接口逻辑150。
命令接口逻辑150可以将通过对从输入/输出电路125接收的命令CMD进行编码而获得的编码信号INCODING_SIG传送到微控制器电路。微控制器电路可基于编码信号INCODING_SIG执行操作。
在多微控制器结构中，命令接口逻辑150将编码信号INCODING_SIG输出到主微控制器或子微控制器。即，主微控制器或子微控制器可以在从命令接口逻辑150接收到编码信号INCODING_SIG之后开始操作。
然而，在本公开中，子微控制器可以从主微控制器接收微输出信号，并且在从命令接口逻辑150接收编码信号INCODING_SIG之前开始操作。因此，子微控制器开始操作的时间可以更早。
下面将参照图6更详细地描述本公开的特征。
图5是用于描述多微控制器的操作的示图。
参照图5，图5示出了图1的存储器设备100的配置中的微控制器电路170和只读存储器190。在图5中，假设图1中的命令接口逻辑150被省略。
图5示出了多微控制器结构中主微控制器171和子微控制器173的操作。
在图5中，微控制器电路170可包括主微控制器171和子微控制器173，且只读存储器190可包括主只读存储器191和子只读存储器193。
在实施例中，主微控制器171可从图1的命令接口逻辑150接收编码信号INCODING_SIG。主微控制器171可响应于编码信号INCODING_SIG，将对应于编码信号INCODING_SIG的主ROM地址MR_ADDR输出到主只读存储器191。主微控制器171可从主只读存储器191接收对应于主ROM地址MR_ADDR的主ROM数据MR_DATA。
主微控制器171可解码主ROM数据MR_DATA以执行主操作。主操作可以是与子操作不同的操作，并且可以是设置编程操作、读取操作和擦除操作的操作电压的操作，或者是设置存储器单元阵列上执行编程操作、读取操作和擦除操作的位置的操作。可以根据是否可以同时操作执行来分类主操作和子操作。
主微控制器171可以通过输出设置信号SET_SIG来执行主操作。图1的存储器设备100可以基于设置信号SET_SIG来设置编程操作、读取操作和擦除操作的操作电压，并且设置在存储器单元阵列上执行操作的位置。
在实施例中，子微控制器173以及主微控制器171可以从图1的命令接口逻辑150接收编码信号INCODING_SIG。子微控制器173可响应于编码信号INCODING_SIG，将对应于编码信号INCODING_SIG的子ROM地址SR_ADDR输出到子只读存储器193。子微控制器173可从子只读存储器193接收对应于子ROM地址SR_ADDR的子ROM数据SR_DATA。
子微控制器173可解码子ROM数据SR_DATA以执行子操作。子操作可以是与主操作不同的操作，并且可以是除了主操作之外执行的操作。例如，子操作可以包括在编程操作、读取操作或擦除操作中对字线或位线预充电或放电的操作。
子微控制器173可以通过输出设置信号SET_SIG来执行子操作。图1的存储器设备100可以基于设置信号SET_SIG在编程操作、读取操作或擦除操作中执行对字线或位线进行预充电或放电的操作。
因此，图4(图1的150)的命令接口逻辑可以将通过根据命令对命令进行编码而获得的编码信号INCODING_SIG传送到主微控制器171或子微控制器173，主微控制器171可以基于编码信号INCODING_SIG执行主操作，子微控制器173可以基于编码信号INCODING_SIG执行子操作。
如参照本附图描述，在没有在主微控制器171和子微控制器173之间传输信号或数据的情况下，主微控制器171和子微控制器173中的每一个基于从图1的命令接口逻辑150接收的编码信号INCODING_SIG执行操作。
因此，由于直到子微控制器173从图1的命令接口逻辑150接收到编码信号INCODING_SIG为止，子微控制器173可能不开始操作，所以子微控制器173可能无法在主微控制器171的操作之后相继地执行操作。
在本公开中，由于主微控制器171输出用于启动子微控制器173的操作的信号，所以子微控制器173可能在从图1的命令接口逻辑150接收编码信号INCODING_SIG之前，通过从主微控制器171接收微输出信号来开始操作。因此，子微控制器173的操作开始时间可以更早。
图6是用于描述与包括在只读存储器中的调用数据相对应的操作的示图。
参照图5和图6，图6示出了包括在图5的只读存储器190中的主只读存储器MAIN_ROM和子只读存储器SUB_ROM。
在实施例中，分别与作为主ROM地址MR_ADDR的00主地址MA00到FF主地址MAFF对应的第1到第M个主ROM数据MR_DATA1到MR_DATAM、以及调用数据可以存储在主只读存储器MAIN_ROM中。另外，分别与作为子ROM地址SR_ADDR的00子地址SA00到FF子地址SAFF对应的第1到第F个子ROM数据SR_DATA1到SR_DATAF、以及调用数据可以存储在子只读存储器SUB_ROM中。
存储在主只读存储器MAIN_ROM中的主ROM数据MR_DATA可以被发送到图5的主微控制器171，以及存储在子只读存储器SUB_ROM中的子ROM数据SR_DATA可以被发送到图5的子微控制器173。
在实施例中，图5的主微控制器171可以响应于编码信号INCODING_SIG，从主只读存储器MAIN_ROM接收主ROM数据MR_DATA。
例如，当与由图5的主微控制器171接收的编码信号INCODING_SIG对应的主ROM地址MR_ADDR是00主地址MA00时，图5中的主微控制器171可以从与00主地址MA00对应的第1个主ROM数据MR_DATA1顺序地接收主ROM数据。
当与编码信号INCODING_SIG对应的主ROM地址MR_ADDR是从00主地址MA00到03主地址MA03时，图5的主微控制器171可以顺序地接收第1个主ROM数据MR_DATA1至第4个主ROM数据MR_DATA4。
然而，当与编码信号INCODING_SIG对应的主ROM地址MR_ADDR是04主地址MA04时，图5的主微控制器171可以接收与07主地址MA07对应的第7个主ROM数据MR_DATA7。即，由于与04主地址MA04对应的主ROM数据MR_DATA是调用数据，并且调用数据是用于调用与07主地址MA07对应的第7个主ROM数据MR_DATA7的数据，所以可以基于调用数据，将与07主地址MA07对应的第7个主ROM数据MR_DATA7输出到图5的主微控制器171。
此后，主ROM数据可以从与08主地址MA08对应的第8个主ROM数据MR_DATA8顺序输出到图5的主微控制器171。
在实施例中，图5的子微控制器173可以响应于编码信号INCODING_SIG，从子只读存储器SUB_ROM接收子ROM数据SR_DATA。
例如，当与由图5的子微控制器173接收的编码信号INCODING_SIG对应的子ROM地址SR_ADDR是00子地址SA00时，图5的子微控制器173可以从与00子地址SA00对应的第1个子ROM数据SR_DATA1顺序地接收主ROM数据。当与编码信号INCODING_SIG对应的子ROM地址SR_ADDR是从00子地址SA00到01子地址SA01时，图5的子微控制器173可以顺序地接收第1个子ROM数据SR_DATA1至第2个子ROM数据SR_DATA2。
然而，当与编码信号INCODING_SIG对应的子ROM地址SR_ADDR是02子地址SA02时，图5的子微控制器173可接收与05子地址SA05对应的第5个子ROM数据SR_DATA5。即，由于与02子地址SA02对应的子ROM数据SR_DATA是调用数据，并且调用数据是用于调用与05子地址SA05对应的第5个子ROM数据SR_DATA5的数据，所以可以将与05子地址SA05对应的第5个子ROM数据SR_DATA5输出到图5的子微控制器173。
此后，子ROM数据可以从与06子地址SA06对应的第6个子ROM数据SR_DATA6顺序输出到图5的子微控制器173。
如上所述，在多微控制器结构中，在主只读存储器MAIN_ROM中仅存在用于调用主只读存储器中的主ROM数据MR_DATA的调用数据，但是在主只读存储器MAIN_ROM中不存在用于调用子只读存储器SUB_ROM中的子ROM数据的调用数据。此外，在子只读存储器SUB_ROM中仅存在用于调用子只读存储器中的子ROM数据SR_DATA的调用数据，但是在子只读存储器SUB_ROM中不存在用于调用主只读存储器MAIN_ROM中的子ROM数据的调用数据。
然而，在本公开中，呈现了主只读存储器MAIN_ROM，该主只读存储器MAIN_ROM存储用于调用子只读存储器SUB_ROM中的子ROM数据SR_DATA的调用数据。因此，由于图5的主微控制器171可以控制图5的子微控制器173以开始图5的子微控制器173的操作，所以图5所示的子微控制器173可以比以前更早开始操作。
图7是用于描述本公开的多微控制器的操作的示图。
参照图5和图7，假定图7示出了图1的存储器设备100的配置的微控制器电路170和只读存储器190，并且图1的命令接口逻辑150被省略。
图7示出了在多微控制器结构中本公开的主微控制器171和子微控制器173的操作。在本附图的描述中，与图5的描述重复的描述将被省略。
在实施例中，主微控制器171可从图1的命令接口逻辑150接收编码信号INCODING_SIG。主微控制器171可以将与编码信号INCODING_SIG对应的主ROM地址MR_ADDR输出到主只读存储器191，并且可以从主只读存储器191接收与主ROM地址MR_ADDR对应的主ROM数据MR_DATA。此后，主微控制器171可解码主ROM数据MR_DATA以输出用于存储器设备执行操作的设置信号SET_SIG。
此时，当与主ROM地址MR_ADDR对应的主ROM数据MR_DATA是用于调用存储在子只读存储器193中的子ROM数据SR_DATA的调用数据时，主微控制器171可以将与作为调用数据的主ROM数据MR_DATA对应的微输出信号MO_SIG输出到子微控制器173。微输出信号MO_SIG可以是用于指示子ROM数据SR_DATA的输出的信号。
子微控制器173可以在没有从图1的命令接口逻辑150接收编码信号INCODING_SIG的情况下，通过从主微控制器171接收微输出信号MO_SIG而开始操作。因此，子微控制器173可以在比子微控制器173基于编码信号INCODING_SIG开始操作的时间更早的时间开始操作。
因此，子微控制器173可将与从主微控制器171接收的微输出信号MO_SIG对应的子ROM地址SR_ADDR输出到子只读存储器193，并可从子只读存储器193接收与子ROM地址SR_ADDR对应的子ROM数据SR_DATA。此后，子微控制器173可解码子ROM数据SR_DATA以输出设置信号SET_SIG。
在实施例中，主微控制器171可输出微输出信号MO_SIG以输出相同的子ROM数据或不同的子ROM数据。将参考图8和图9更详细地描述响应于微输出信号MO_SIG而输出的子ROM数据SR_DATA。
图8是用于描述与调用数据对应输出的子ROM数据的实施例的示图。
参照图7和图8，图8示出了包括在图7的只读存储器190中的主只读存储器MAIN_ROM和子只读存储器SUB_ROM。
在实施例中，分别与作为主ROM地址MR_ADDR的00主地址MA00到FF主地址MAFF对应的第1到第M个主ROM数据MR_DATA1到MR_DATAM、以及调用数据可以存储在主只读存储器MAIN_ROM中。此时，与04主地址MA04对应的调用数据和与07主地址MA07对应的调用数据，可以是用于输出子ROM数据SR_DATA的数据。
即，与图6的主只读存储器或子只读存储器中存储的调用数据不同，存储在图8的主只读存储器MAIN_ROM中的调用数据可以是用于输出子只读存储器SUB_ROM中的子ROM数据SR_DATA的数据。
在实施例中，分别与作为子ROM地址SR_ADDR的00子地址SA00至FF子地址SAFF对应的第1至第F个子ROM数据SR_DATA1至SR_DATAF可以存储在子只读存储器SUB_ROM中。
尽管调用数据没有存储在图8的子只读存储器SUB_ROM中，但是用于调用子只读存储器SUB_ROM中的子ROM数据SR_DATA的调用数据可以存储在子只读存储器SUB_ROM中。
在实施例中，图7的主微控制器171可基于从图1的命令接口逻辑150接收的编码信号INCODING_SIG，从主只读存储器MAIN_ROM接收与主ROM地址MR_ADDR对应的主ROM数据MR_DATA。
例如，当与由图7的主微控制器171接收的编码信号INCODING_SIG对应的主ROM地址MR_ADDR是从00主地址MA00到03主地址MA03时，图7中的主微控制器171可以顺序地接收第1个主ROM数据MR_DATA1至第4个主ROM数据MR_DATA4。
然而，当与编码信号INCODING_SIG对应的主ROM地址MR_ADDR是04主地址MA04时，图7的主微控制器171可以从与00子地址SA00对应的第1个子ROM数据SR_DATA1顺序地接收子ROM数据SR_DATA。
当与04主地址MA04对应的主ROM数据MR_DATA是用于输出子ROM数据SR_DATA的调用数据时，图7的主微控制器171可以将微输出信号MO_SIG输出到图7的子微控制器173。此后，图7的子微控制器173可以将与微输出信号MO_SIG对应的子ROM地址SR_ADDR输出到子只读存储器193，并且可以从子只读存储器193接收与子ROM地址SR_ADDR对应的子ROM数据SR_DATA。
因为与图8的04主地址MA04对应的调用数据对应于00子地址SA00到03子地址SA03，所以图7的子微控制器173可以从子只读存储器193顺序地接收第1个子ROM数据SR_DATA1到第4个子ROM数据SR_DATA4。
在实施例中，当与编码信号INCODING_SIG对应的主ROM地址MR_ADDR是07主地址MA07时，图7的主微控制器171可以从与06子地址SA06对应的第7个子ROM数据SR_DATA7接收子ROM数据SR_DATA。与对应于04主地址MA04的调用数据不同，对应于07主地址MA07的调用数据是用于调用与06子地址SA06对应的第7个子ROM数据SR_DATA7至第9个子ROM数据SR_DATA9的数据。因此，由图7的子微控制器173执行的子操作可以通过与04主地址MA04和07主地址MA07对应的调用数据而彼此不同。
由于与图8的07主地址MA07对应的调用数据对应于06子地址SA06到08子地址SA08，所以图7的子微控制器173可以从子只读存储器193顺序地接收第7个子ROM数据SR_DATA7到第9个子ROM数据SR_DATA9。
图9是用于描述与调用数据对应的子ROM数据的另一实施例的示图。
参照图7至图9，图9示出了包括在图7的只读存储器190中的主只读存储器MAIN_ROM和子只读存储器SUB_ROM。除了由调用数据所调用的子ROM数据不同之外，图9与图8相同，因此与图8的描述重复的描述将被省略。
在实施例中，图7的主微控制器171可以从图1的命令接口逻辑150接收编码信号INCODING_SIG，并且与编码信号INCODING_SIG对应的主ROM地址MR_ADDR可以是04主地址MA04。在这种情况下，与04主地址MA04对应的主ROM数据MR_DATA可以是调用数据。即，主ROM数据MR_DATA可以是用于调用分别与00子地址SA00到03子地址SA03对应的第1个子ROM数据SR_DATA1到第4个子ROM数据SR_DATA4的数据。因此，与04主地址MA04对应的子ROM数据SR_DATA可以被输出到图7的子微控制器173。
当与04主地址MA04对应的子ROM数据SR_DATA，即，第1个子ROM数据SR_DATA1至第4个子ROM数据SR_DATA4被输出到图7的子微控制器173时，图7的子微控制器173可以通过对第1个子ROM数据SR_DATA1至第4个子ROM数据SR_DATA4进行解码来执行子操作。
在实施例中，从图1的命令接口逻辑150接收的编码信号INCODING_SIG对应于07主地址MA07，并且对应于07主地址MA07的主ROM数据MR_DATA可以是调用数据。主ROM数据MR_DATA可以是用于分别调用与00子地址SA00到03子地址SA03对应的第1个子ROM数据SR_DATA1到第4个子ROM数据SR_DATA4的数据，并且可以与对应于04主地址MA04的主ROM数据MR_DATA相同。
当对应于主ROM地址MR_ADDR的主ROM数据MR_DATA是用于输出相同的子ROM数据SR_DATA的调用数据时，图7的子微控制器173可以执行相同的子操作。即，当由相同的调用数据输出与相同的子ROM地址SR_ADDR对应的子ROM数据SR_DATA时，可以由图7的子微控制器173执行相同的操作。
图10是用于描述根据本公开的实施例的存储器设备的操作的示图。
参照图10，在步骤S1001中，存储器设备100中包括的主微控制器可以从命令接口逻辑150接收编码信号。此时，包括在存储器件100中的微控制器电路170可以包括多微控制器结构，即主微控制器171和子微控制器173。因此，在多微控制器结构中，主微控制器171可以接收通过对从图2的存储器设备100的外部接收的命令进行编码而获得的编码信号。
当主微控制器171接收编码信号时，主微控制器171可以将与编码信号对应的主ROM地址输出到主只读存储器191(S1003)。主只读存储器191可以存储与主ROM地址对应的主ROM数据或调用数据。
当主微控制器171输出主ROM地址时，主微控制器171可以从主只读存储器191接收与主ROM地址对应的数据(S1005)。此后，存储器设备100可以确定由主微控制器171接收的数据是否是调用数据。即，存储器设备100可以确定与主ROM地址对应的数据是否是调用数据(S1007)。
在实施例中，当与主ROM地址对应的数据不是调用数据(N)时，即，当与主ROM地址对应的数据是主ROM数据时，主微控制器171可以对接收到的主ROM数据进行解码以输出用于执行主操作的设置信号(S1009)。
在实施例中，当与主ROM地址对应的数据是调用数据(Y)时，可以确定与主ROM地址对应的数据是用于调用主ROM数据的调用数据还是用于调用子ROM数据的调用数据(S1011)。
当调用数据不是用于调用主ROM数据(N)的调用数据时，即，调用数据是用于调用子ROM数据的调用数据时，主微控制器171可以向子微控制器173(S1013)输出用于输出子ROM数据的微输出信号。
然而，当调用数据是用于调用主ROM数据(Y)的调用数据时，主微控制器171可以进行到步骤S1005以接收与包括在调用数据中的主ROM地址对应的数据，以便输出主ROM数据。
图11是用于描述根据本公开的实施例的存储器设备100的操作的示图。
参照图10和图11，图11示出在步骤S1013中子微控制器173从主微控制器171接收微输出信号之后的步骤。
在步骤S1101中，子微控制器173可以响应于微输出信号将子ROM地址输出到子只读存储器。微输出信号可以是用于输出存储在子只读存储器中的子ROM数据的信号。
当子微控制器173输出子ROM地址时，子微控制器173可以接收与子ROM地址对应的数据(S1103)。与子ROM地址对应的数据可以是子ROM数据或调用数据。此时，调用数据可以是用于调用存储在子只读存储器193中的另一子ROM数据的数据。
当子微控制器173从子只读存储器193接收数据时，存储器设备100可确定由子微控制器173接收的数据是否为调用数据。即，存储器设备100可以确定与子ROM地址对应的数据是否是调用数据(S1105)。
在实施例中，当与子ROM地址对应的数据不是调用数据(N)时，即，与子ROM地址对应的数据是子ROM数据时，子微控制器173可以对接收到的子ROM数据进行解码，以输出用于执行子操作的设置数据(S1107)。
在实施例中，与子ROM地址对应的数据是调用数据表面(Y)时，处理再次进行到步骤S1103，并且子微控制器173可以将与调用数据对应的子ROM地址输出到子只读存储器193，并且可以接收与子ROM地址对应的数据。
图12是用于描述图1的存储器控制器200的另一实施例的示图。
存储器控制器1000连接到主机300和存储器设备100。存储器控制器1000被配置成响应于来自主机300的请求而访问存储器设备100。例如，存储器控制器1000被配置成控制存储器设备100的写入、读取、擦除和后台操作。存储器控制器1000被配置为在存储器设备100和主机300之间提供接口。存储器控制器1000被配置为驱动用于控制存储器设备100的固件。
参照图12，存储器控制器1000可包括处理器1010、存储器缓冲器1020、纠错器(ECC)1030、主机接口1040、缓冲器控制器(或缓冲器控制电路)1050、存储器接口1060和总线1070。
总线1070可以被配置成在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器设备100通信。此外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为操作存储器、高速缓冲存储器或缓冲存储器来控制存储设备50的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过闪存转换层(FTL)将主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可通过使用映射表接收逻辑块地址(LBA)，并将逻辑块地址(LBA)转换为物理块地址(PBA)。一种闪存转换层的地址映射方法包括根据映射单元的多种映射方法。一种代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为随机化从主机300接收的数据。例如，处理器1010可以使用随机化种子对从主机接收的数据进行随机化。随机化数据被提供给存储器设备100作为要存储的数据，并且被编程到存储器单元阵列110。
处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的操作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错器(error corrector)1030可以执行纠错。纠错器1030可以基于要通过存储器接口1060写入存储器设备100的数据，来执行纠错编码(ECC编码)。可以通过存储器接口1060将纠错编码数据传送到存储器设备100。纠错器1030可以对通过存储器接口1060从存储器设备100接收的数据执行纠错解码(ECC解码)。例如，纠错器1030可以被包括在存储器接口1060中作为存储器接口1060的组件。
主机接口1040被配置成在处理器1010的控制下与外部主机通信。主机接口1040可以被配置成使用各种通信方法中的至少一种来执行通信，所述通信方法诸为如通用串行总线、串行AT附件(SATA)、串行连接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI快速)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)、和减载DIMM(LRDIMM)。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器设备100通信。存储器接口1060可通过信道与存储器设备100传送命令、地址和数据。
例如，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制器1050。
例如，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从设置在存储器控制器1000内部的非易失性存储器设备(例如，只读存储器)加载代码。作为另一示例，处理器1010可以通过存储器接口1060从存储器设备100加载代码。
例如，存储器控制器1000的总线1070可以分为控制总线和数据总线。数据总线可以被配置成在存储器控制器1000内传输数据，并且控制总线可以被配置成在存储器控制器1000内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，以便相互不干扰或相互不影响。数据总线可以连接到主机接口1040、缓冲器控制器1050、纠错器1030和存储器接口1060。控制总线可以连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。
图13是示出应用了根据本公开实施例的存储设备的存储卡系统的框图。
参照图13，存储卡系统2000包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100连接到存储器设备2200。存储器控制器2100被配置为访问存储器设备2200。例如，存储器控制器2100被配置成控制存储器设备2200的读取、写入、擦除和后台操作。存储器控制器2100被配置为提供存储器设备2200与主机之间的接口。存储器控制器2100被配置为驱动用于控制存储器设备2200的固件。存储器设备2200可以与参考图2描述的图2的存储器设备100等同地实现。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错器的组件。
存储器控制器2100可通过连接器2300与外部设备通信。存储器控制器2100可以根据特定通信标准与外部设备(例如，主机)通信。例如，存储器控制器2100被配置为通过各种通信标准中的至少一种与外部设备通信，通信标准诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行-ATA、并行-ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe。例如，连接器2300可以由上述各种通信标准中的至少一种来限定。
例如，存储器设备2200可以实现为各种非易失性存储器元件，诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转矩磁RAM(STT-MRAM)。
在实施例中，存储器设备2200可包括多微控制器结构的微控制器电路170。微控制器电路170可以包括主微控制器171和子微控制器173。主微控制器171可输出微输出信号以启动子微控制器173的操作。
具体地，当从只读存储器190接收的主ROM数据是用于启动子微控制器173的操作的调用数据时，主微控制器171可以向子微控制器173输出微输出信号。此外，子微控制器173可响应于微输出信号，从只读存储器190接收子ROM数据，并解码子ROM数据以开始操作。
存储器控制器2100和存储器设备2200可以集成到一个半导体设备中以配置存储卡。例如，存储器控制器2100和存储器设备2200可以集成到一个半导体设备中，以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、存储棒、多媒体卡(MMC，RS-MMC，MMC微型或eMMC)、SD卡(SD，迷你SD，微型SD或SDHC)和通用闪存(UFS)的存储卡。
图14是示出应用了根据本公开实施例的存储设备的固态驱动器(SSD)系统的框图。
参照图14，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并通过电力连接器3002接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电力设备3230和缓冲存储器3240。
在实施例中，SSD控制器3210可执行参考图1描述的图1的存储器控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。例如，信号SIG可以是基于主机3100和SSD 3200之间接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行-ATA、并行-ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)、火线(FireWire)、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一个限定的信号。
在实施例中，多个闪存3221至322n中的每一个可包括多微控制器结构的微控制器电路170。微控制器电路170可以包括主微控制器171和子微控制器173。主微控制器171可输出微输出信号以启动子微控制器173的操作。
具体地，当从只读存储器190接收的主ROM数据是用于启动子微控制器173的操作的调用数据时，主微控制器171可以向子微控制器173输出微输出信号。此外，子微控制器173可响应于微输出信号从只读存储器190接收子ROM数据，并解码子ROM数据以开始操作。
辅助电力设备3230通过电力连接器3002连接到主机3100。辅助电力设备3230可以从主机3100接收电力PWR并且可以使用电力进行充电。当来自主机3100的电力供应不平稳时，辅助电力设备3230可提供SSD 3200的电力。例如，辅助电力设备3230可以定位在SSD3200内或者可以定位在SSD 3200外部。例如，辅助电力设备3230可以定位在主板上，并且可以向SSD 3200提供辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图15是示出应用了根据本公开实施例的存储设备的用户系统的框图。
参照图15，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。例如，应用处理器4100可以包括控制在用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。
在实施例中，存储模块4400可包括多微控制器结构的微控制器电路170。微控制器电路170可以包括主微控制器171和子微控制器173。主微控制器171可输出微输出信号以启动子微控制器173的操作。
具体地，当从只读存储器190接收的主ROM数据是用于启动子微控制器173的操作的调用数据时，主微控制器171可以向子微控制器173输出微输出信号。此外，子微控制器173可响应于微输出信号从只读存储器190接收子ROM数据，并解码子ROM数据以开始操作。
存储器模块4200可用作用户系统4000的主存储器、操作存储器、缓冲存储器或高速缓冲存储器。存储器模块4200可以包括易失性随机存取存储器，诸如DRAM、SDRAM、DDRSDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3SDRAM，或者非易失性随机存取存储器，诸如PRAM、ReRAM、MRAM和FRAM。例如，应用处理器4100和存储器模块4200可以基于叠层封装(POP)进行封装，并且设置为一件半导体封装。
网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi。例如，网络模块4300可以包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可替换地，存储模块4400可以将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可以实现为非易失性半导体存储器元件，诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存。例如，存储模块4400可以被设置为用户系统4000的诸如存储卡的可移动存储设备(可移动驱动器)和外部驱动器。
例如，存储模块4400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参考图2和图3描述的存储器设备100相同地操作。存储模块可以与参考图1描述的存储模块50相同地操作。
用户接口4500可包括用于向应用处理器4100输入数据或指令或用于向外部设备输出数据的接口。例如，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监控器。

Claims (20)

1.一种包括多个存储器单元的存储器设备，所述存储器设备包括：
命令接口逻辑，被配置为对从所述存储器设备的外部接收的命令进行编码以产生编码信号；
多微控制器电路，包括主微控制器和子微控制器，所述多微控制器电路被配置为基于所述编码信号而输出用于对所述多个存储器单元执行操作的设置信号；以及
只读存储器，被配置为输出与从所述多微控制器电路输出的ROM地址相对应的ROM数据，
其中所述子微控制器被配置为在所述主微控制器的操作期间，接收从所述主微控制器输出的微输出信号，并且与所述主微控制器同时操作。
2.根据权利要求1所述的存储器设备，其中所述只读存储器包括：
主只读存储器，被配置为存储与从所述主微控制器输出的主ROM地址相对应的数据；以及
子只读存储器，被配置为存储与从所述子微控制器输出的子ROM地址相对应的数据，
其中所述主ROM地址是对应于所述编码信号的地址，并且所述子ROM地址是对应于所述微输出信号的地址。
3.根据权利要求2所述的存储器设备，其中所述主微控制器被配置为：
将所述主ROM地址输出到所述主只读存储器；以及
从所述主只读存储器接收与所述主ROM地址相对应的所述数据。
4.根据权利要求3所述的存储器设备，其中所述主微控制器被配置为：当与所述主ROM地址相对应的所述数据是主ROM数据时，通过解码所述主ROM数据来输出所述设置信号。
5.根据权利要求3所述的存储器设备，其中所述主微控制器被配置为：当与所述主ROM地址相对应的所述数据是用于输出存储在所述主只读存储器中的主ROM数据的调用数据时，将与所述调用数据相对应的主ROM地址输出到所述主只读存储器。
6.根据权利要求3所述的存储器设备，其中所述主微控制器被配置为：当与所述主ROM地址相对应的所述数据是用于输出存储在所述子只读存储器中的子ROM数据的调用数据时，将所述微输出信号输出到所述子微控制器。
7.根据权利要求6所述的存储器设备，其中所述子微控制器被配置为：将与所述微输出信号相对应的子ROM地址输出到所述子只读存储器。
8.根据权利要求7所述的存储器设备，其中所述子微控制器被配置为：当所述子微控制器从所述子只读存储器接收与所述子ROM地址相对应的子ROM数据时，通过解码与所述子ROM地址相对应的所述子ROM数据来输出所述设置信号。
9.根据权利要求7所述的存储器设备，其中所述子微控制器被配置为：当所述调用数据相同时，将相同的所述子ROM地址输出到所述子只读存储器，以从所述子只读存储器接收相同的所述子ROM数据。
10.根据权利要求7所述的存储器设备，其中所述子微控制器被配置为：当所述调用数据不同时，将不同的子ROM地址输出到所述子只读存储器，以从所述子只读存储器接收不同的子ROM数据。
11.根据权利要求7所述的存储器设备，其中所述子微控制器被配置为：当从所述子只读存储器接收的数据是用于输出存储在所述子只读存储器中的所述子ROM数据的所述调用数据时，将与所述调用数据相对应的子ROM地址输出到所述子只读存储器。
12.一种操作包括多个存储器单元的存储器设备的方法，所述方法包括：
从所述存储器设备的外部接收命令；
对所述命令进行编码以产生编码信号；
将所述编码信号发送到所述存储器设备中包括的主微控制器和子微控制器中的所述主微控制器；
由所述主微控制器将与所述编码信号相对应的主ROM地址输出到只读存储器中包括的主只读存储器和子只读存储器中的所述主只读存储器；
从所述主只读存储器接收与所述主ROM地址相对应的数据；以及
响应于在所述主微控制器的操作期间由所述主微控制器产生的微输出信号，启动所述子微控制器的操作。
13.根据权利要求12所述的方法，还包括：
当与所述主ROM地址相对应的所述数据是主ROM数据时，解码所述主ROM数据以输出设置信号。
14.根据权利要求12所述的方法，还包括：
当与所述主ROM地址相对应的所述数据是用于输出存储在所述主只读存储器中的主ROM数据的调用数据时，将与所述调用数据相对应的主ROM地址输出到所述主只读存储器。
15.根据权利要求12所述的方法，还包括：
当与所述主ROM地址相对应的所述数据是用于输出存储在所述子只读存储器中的子ROM数据的调用数据时，将基于所述调用数据产生的所述微输出信号输出到所述子微控制器。
16.根据权利要求15所述的方法，其中启动所述子微控制器的操作包括：将与所述微输出信号相对应的子ROM地址输出到所述子只读存储器。
17.根据权利要求16所述的方法，其中启动所述子微控制器的操作还包括：当从所述子只读存储器接收到与所述子ROM地址相对应的所述子ROM数据时，解码与所述子ROM地址相对应的子ROM数据以输出设置信号。
18.根据权利要求16所述的方法，其中启动所述子微控制器的操作还包括：当所述调用数据相同时，将相同的所述子ROM地址输出到所述子只读存储器，以从所述子只读存储器接收相同的所述子ROM数据。
19.根据权利要求16所述的方法，其中启动所述子微控制器的操作还包括：当所述调用数据不同时，将不同的子ROM地址输出到所述子只读存储器，以从所述子只读存储器接收不同的子ROM数据。
20.根据权利要求16所述的方法，其中启动所述子微控制器的操作包括：当从所述子只读存储器接收的数据是用于输出存储在所述子只读存储器中的所述子ROM数据的调用数据时，将与所述调用数据相对应的子ROM地址输出到所述子只读存储器。
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