CN112685354B - 通道式fpga片内可扩展总线及其数据处理方法 - Google Patents

Abstract

本发明公开了一种通道式FPGA片内可扩展总线，包括依次连接的CPU、通道管理模块、通道族、端点管理模块组、端点组；端点管理模块组包括n个端点管理模块，其中n≥2，n个端点管理模块分别与通道族接通；端点组包括n个端点，n个端点分别于n个端点管理模块一一适配；CPU用于发出读写指令；通道管理模块用于判断CPU发出指令的目的地址的位置并将目的地址的状态信息向CPU反馈；通道族包括收通道和发通道，发通道用于传送目的地址为端点组的指令，收通道用于向通道管理模块反馈地址空间中的数据；端点管理模块用于接收目的地址为对应端点的指令，对指令进行响应。

Description

通道式FPGA片内可扩展总线及其数据处理方法

技术领域

本发明属于嵌入式信号处理技术领域，尤其涉及一种通道式FPGA片内可扩展总线及其数据处理方法。

背景技术

在嵌入式图像处理领域，一般由CPU对外部传感器数据进行处理，但由于其本身接口数量和类型的限制，常常需要通过FPGA作为粘合逻辑来实现对外接口的扩展，包括图像采集模块、图像显示模块、通信模块等，为保证各个模块的功能正确，需要CPU对其进行参数配置，而CPU的接口形式相对固定，FPGA内的各个功能模块的接口复杂多样，为了实现二者的通信，目前常见的解决方案，一是针对不同的接口设计不同的逻辑转换模块作为CPU与各个功能模块通信的桥梁，但该方法的可扩展性和可继承性较差；另一种解决方案是采用标准AXI总线，该方案的通用性和扩展性均较强，但协议复杂，逻辑开销较大，不适用于一些资源受限场合。

发明内容

有鉴于此，本发明的目的在于提供一种通道式FPGA片内可扩展，为CPU访问和管理FPGA内的各种功能模块提供了一种简单高效的方法。

一种通道式FPGA片内可扩展总线，包括依次连接的CPU、通道管理模块、通道族、端点管理模块组、端点组；

所述端点管理模块组包括n个端点管理模块，其中n≥2，所述n个端点管理模块分别与通道族接通；

所述端点组包括n个端点，所述n个端点分别与n个端点管理模块一一适配；

所述CPU发起读写指令；

所述通道管理模块与所述CPU接口接通并响应CPU指令，所述通道管理模块将所述通道族中各个通道的数据返回至所述CPU并且向CPU反馈各通道的状态；

所述通道族包括收通道和发通道，所述发通道用于向端点管理模块传递指令与数据，所述收通道用于传递从端点返回至CPU的关于读指令的反馈数据；

所述端点管理模块用于接收目的地址为对应端点的指令，若为写命令，则接收数据，若为读指令，则向端点管理模块的收通道传递反馈数据。

优选的，所述通道管理模块包括命令、地址译码逻辑、通道状态监控逻辑以及通道激活控制逻辑；

所述命令、地址译码逻辑用于向所述通道族传送目标地址为端点组的命令、向所述通道状态监控逻辑发送来自端点组的状态信号、向所述CPU对指令进行反馈；

所述通道状态监控逻辑用于分析所述状态信号是否为满状态并将其以应答信号反馈给所述命令、地址译码逻辑；

所述通道激活控制逻辑用于接收所述命令、地址译码逻辑的指令并根据该指令所对应的端点激活该端点的通道。

优选的，所述命令、地址译码逻辑与所述通道激活控制逻辑之间还设置有通道占用定时器，所述通道占用定时器用于向所述命令、地址译码逻辑反馈通道无响应超时信号，无响应超时信号为被激活的通道没有响应所述命令、地址译码逻辑指令的情况。

优选的，所述端点管理模块包括通道读写控制逻辑、地址空间映射逻辑、读控制逻辑；

所述通道读写控制逻辑根据所述发通道的空状态信号提取命令、数据和地址，并将所述命令、数据和地址传送给所述地址空间映射逻辑；

所述地址空间映射逻辑将所述命令、数据和地址进行地址空间映射转换为端点内的地址；

所述读控制逻辑在命令为读指令时，将读地址对应的数据传递给所述读写控制逻辑。

优选的，所述CPU上设置有与所述通道管理模块连接的CPU接口。

优选的，所述命令、地址译码逻辑分别与所述发通道和所述收通道通过第一数据接口连接。

一种上述通道式FPGA片内可扩展总线的数据处理方法，包括以下步骤：

S1：CPU向局部地址发出读指令查询通道满状态信号，CPU进入等待应答状态；

S2：通道管理模块收到CPU的读指令并分析局部地址是否为当前地址，若为当前地址，通道管理模块直接向所述CPU反馈已采样的通道满状态1～n，给出应答信号，所述CPU退出等待状态，执行下一步骤S3；

若不为当前地址，则激活相应的通道并传递数据；

S3：所述CPU根据待访问通道的状态，若为满则等待，否则发出读指令或写指令；

S4：若所述CPU发出的为写指令，则直接返回为空闲状态；若为读指令，则进入等待应答状态；

S5：通道管理模块中命令、地址译码逻辑解析CPU的命令地址为端点地址，控制所述通道管理模块中的通道激活控制逻辑该端点所对应的通道激活，同时将地址线、数据线、命令、数据个数的信息传递至目标端点的端点管理模块中；

S6：所述端点管理模块通过将数据、地址、命令的信息缓存于所述发通道内，由所述通道读写控制逻辑根据所述发通道的空状态信号，从所述发通道中提取命令、数据和地址，经由所述地址空间映射逻辑进行地址空间映射转换为对应端点内的地址；

S7：若所述端点管理模块判断当前命令为写指令，则直接将数据存入指定的端点地址，写操作结束，若判断当前命令为读指令，所述读控制逻辑将读地址对应的数据传送个给所述通道读写控制逻辑，所述通道读写控制逻辑将对应数据写入所述收通道中，所述收通道中的所述数据个数信息被所述通道管理模块中的通道状态监控逻辑获取，所述数据个数的数值等于所述CPU读指令对应的数据信息个数值时，所述通道状态监控逻辑产生数据有效应答信号并将该应答信号经过所述命令、地址译码逻辑传送至所述CPU；

S8：所述CPU退出等待状态。

优选的，所述命令、地址译码逻辑需要接收所述通道族反馈的数据信息时，所述通道占用定时器会开始计时，若CPU等待时间超过预设的时间阈值，所述通道占用定时器强制所述命令、地址译码逻辑产生应答，CPU退出等待状态。

有益效果：由于常规的扩展总线不具备本申请中的通道族、端点管理模块，所以常规的总线在使用时，没有通用性，因为在数据传递时，需要根据需要连接对象去设置圆形传递控或者USB接口或者其它型号接口，但是本申请由于设置了通道族和端点管理模块是数据传递通过本装置整体的结构进行，所有接口可以统一为USB接口，本申请在使用上也更具备通用性。

另外，本发明的一种通道式FPGA片内可扩展总线在结构和操作上包括：通道管理模块、通道族、端点管理模块、若干个端点，其中所述通道管理模块与CPU的地址及数据线连接，对CPU的访问指令进行译码，同时为CPU提供各个通道的实时状态，并对通道的使用权进行管理；通道族由若干个先进先出存储器(FIFO)构成，其数目与端点的数目一一对应；端点管理模块一端挂接于其所对应的通道上，另一端与一个端点模块相连，根据当前命令通道内的指令进行相应的处理，并把数据和地址映射至各个端点内的寻址空间；所述端点负责完成某项具体的业务逻辑。

本发明在可以完成上述所述的任务上，结构并不复杂，可以作为CPU与各个功能模块通信的桥梁。

附图说明

图1为本发明一种实施例的结构连接图；

图2为本发明一种实施例的通道管理模块内部结构连接图；

图3为本发明一种实施例的通道族内部结构图；

图4为本发明一种实施例的端点管理模块内部结构图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要注意的是，本文使用术语第一、第二、第三等来描述各种部件或零件，但这些部件或零件不受这些术语的限制。这些术语仅用来区别一个部件或零件与另一部件或零件。术语诸如“第一”、“第二”和其他数值项在本文使用时不是暗示次序或顺序，除非由上下文清楚地指出。为了便于描述，本文使用空间相对术语，诸如“内部”、“外部”、“上端”、“下端”、“左侧”、“右侧”、“上部的”、“左”、“右”等，以描述本实施例中部件或零件的方位关系，但这些空间相对术语并不对技术特征在实际应用中的方位构成限制。

如图1至图4所示，一种通道式FPGA片内可扩展总线，包括依次连接的CPU、通道管理模块100、通道族200、端点管理模块组、端点组；所述端点管理模块组包括n个端点管理模块300，其中n≥2，所述n个端点管理模块300分别与通道族200接通；所述端点组包括n个端点400，所述n个端点400分别于n个端点管理模块300一一适配；所述CPU发起读写指令；所述通道管理模块100与所述CPU接口接通并响应CPU指令，所述通道管理模块100将所述通道族200中各个通道的数据返回至所述CPU并且向CPU反馈各通道的状态；所述通道族200包括收通道和发通道，所述发通道用于向端点管理模块传递指令300与数据，所述收通道用于传递从端点400返回至CPU的关于读指令的反馈数据；所述端点管理模块300用于接收目的地址为对应端点400的指令，若为写命令，则接收数据，若为读指令，则向端点管理模块300的收通道传递反馈数据。

本发明具体为：本发明包括通道管理模块100、通道族200、端点管理模块300、端点组，端点组包括若干个端点400，其中所述通道管理模块100与CPU的地址及数据线连接，对CPU的访问指令进行译码，同时为CPU提供各个通道的实时状态，并对通道的使用权进行管理；所述通道族200由若干个先进先出存储器(FIFO)构成，其数目与端点400的数目一一对应；所述端点管理模块300一端挂接于其所对应的通道上，另一端与一个端点400模块相连，根据当前命令通道内的指令进行相应的处理，并把数据和地址映射至各个端点400内的寻址空间；所述端点400负责完成某项具体的业务逻辑。

优选的一种实施例，所述通道管理模块100包括命令、地址译码逻辑101、通道状态监控逻辑104以及通道激活控制逻辑103；所述命令、地址译码逻辑101用于向所述通道族200传送目标地址为端点组的命令、向所述通道状态监控逻辑104发送来自端点组的状态信号、向所述CPU对指令进行反馈；所述通道状态监控逻辑104用于分析所述状态信号是否为满状态并将其以应答信号反馈给所述命令、地址译码逻辑101；所述通道激活控制逻辑103用于接收所述命令、地址译码逻辑101的指令并根据该指令所对应的端点400激活该端点400的通道。

如图2所示，命令、地址译码逻辑101对CPU的访问指令进行解析，判断出CPU当前所要请求的通道，将通道号传递给通道激活控制逻辑103，通道激活控制逻辑103根据接收到的通道号给出所有通道的激活状态，优选的一种实施方式，在同一时刻仅能有一个通道处于激活态；

优选的一种实施方式，所述命令、地址译码逻辑101与所述通道激活控制逻辑103之间还设置有通道占用定时器102，所述通道占用定时器102用于向所述命令、地址译码逻辑101反馈通道无响应超时信号，无响应超时信号为被激活的通道没有响应所述命令、地址译码逻辑101指令的情况。当通道激活控制逻辑103切换激活通道时，通道占用定时器102重新启动计时，若计时值超过预设的阈值，将强制解除当前通道的占用。通道状态监控逻辑104实时采样各个接收通道返回的通道内数据个数以及发送通道的满状态，CPU仅能对非满的发送通道进行操作；同时通道状态监控逻辑104将CPU访问的数据个数与通道返回的数据个数进行比较，当返回的数据个数等于CPU访问的数据个数时，产生应答信号通知CPU数据就绪。

优选的一种实施方式，如图3，所述端点管理模块300包括通道读写控制逻辑301、地址空间映射逻辑302、读控制逻辑303；通道族200由数目与系统所挂接的端点400数目一致的若干个通道构成，每条通道包含一个收通道和发通道，均为FIFO存储器，其规模可随着端点400的增加而扩展，具体的接口逻辑为现有技术，此处不做赘述。

优选的一种实施方式，如图4，所述通道读写控制逻辑301根据所述发通道的空状态信号提取命令、数据和地址，并将所述命令、数据和地址传送给所述地址空间映射逻辑302；所述地址空间映射逻辑302将所述命令、数据和地址进行地址空间映射转换为端点400内的地址；所述读控制逻辑303在命令为读指令时，将读地址对应的数据传递给所述读写控制逻辑。

通道读写控制逻辑301与通道族200中的通道相连接，根据通道的空状态，产生读信号，取出通道内的数据，包括地址、数据、命令和访问的数据个数；地址空间映射逻辑302将地址信息进行偏移处理后映射为端点400地址，同时将数据和指令也传递给端点400；读控制逻辑303监视当前CPU的指令，若为读指令，则将端点400内响应数目的数据读出，返回值通道读写控制逻辑301，最终写入到收通道中。

优选的一种实施方式，所述CPU上设置有与所述通道管理模块100连接的CPU接口。

优选的，所述命令、地址译码逻辑101分别与所述发通道和所述收通道通过第一数据接口连接。

一种通道式FPGA片内可扩展总线的数据处理方法，包括以下步骤：

S1：CPU向局部地址发出读指令查询通道满状态信号，CPU进入等待应答状态；

S2：通道管理模块100收到CPU的读指令并分析局部地址是否为当前地址，若为当前地址，通道管理模块100直接向所述CPU反馈已采样的通道满状态1～n，给出应答信号，所述CPU退出等待状态，执行下一步骤S3；

若不为当前地址，则激活相应的通道并传递数据；

S3：所述CPU根据待访问通道的状态，若为满则等待，否则发出读指令或写指令；

S4：若所述CPU发出的为写指令，则直接返回为空闲状态；若为读指令，则进入等待应答状态；

S5：通道管理模块100中命令、地址译码逻辑101解析CPU的命令地址为端点400地址，控制所述通道管理模块100中的通道激活控制逻辑103该端点400所对应的通道激活，同时将地址线、数据线、命令、数据个数的信息传递至目标端点400的端点管理模块300中；

S6：所述端点管理模块300通过将数据、地址、命令的信息缓存于所述发通道内，由所述通道读写控制逻辑301根据所述发通道的空状态信号，从所述发通道中提取命令、数据和地址，经由所述地址空间映射逻辑302进行地址空间映射转换为对应端点400内的地址；

S7：若所述端点管理模块300判断当前命令为写指令，则直接将数据存入指定的端点400地址，写操作结束，若判断当前命令为读指令，所述读控制逻辑303将读地址对应的数据传送个给所述通道读写控制逻辑301，所述通道读写控制逻辑301将对应数据写入所述收通道中，所述收通道中的所述数据个数信息被所述通道管理模块100中的通道状态监控逻辑104获取，所述数据个数的数值等于所述CPU读指令对应的数据信息个数值时，所述通道状态监控逻辑104产生数据有效应答信号并将该应答信号经过所述命令、地址译码逻辑101传送至所述CPU；

S8：所述CPU退出等待状态。

由于常规的扩展总线不具备本申请中的通道族200、端点管理模块300，所以常规的总线在使用时，没有通用性，因为在数据传递时，需要根据需要连接对象去设置圆形传递控或者USB接口或者其它型号接口，但是本申请由于设置了通道族200和端点管理模块300是数据传递通过本装置整体的结构进行，所有接口可以统一为USB接口，本申请在使用上也更具备通用性。

另外，本发明的一种通道式FPGA片内可扩展总线在结构和操作上包括：通道管理模块100、通道族200、端点管理模块300、若干个端点400，其中所述通道管理模块100与CPU的地址及数据线连接，对CPU的访问指令进行译码，同时为CPU提供各个通道的实时状态，并对通道的使用权进行管理；通道族200由若干个先进先出存储器(FIFO)构成，其数目与端点400的数目一一对应；端点管理模块300一端挂接于其所对应的通道上，另一端与一个端点400模块相连，根据当前命令通道内的指令进行相应的处理，并把数据和地址映射至各个端点400内的寻址空间；所述端点400负责完成某项具体的业务逻辑。

本发明在可以完成上述所述的任务上，结构并不复杂，可以作为CPU与各个功能模块通信的桥梁。

以上实施例不局限于该实施例自身的技术方案，实施例之间可以相互结合成新的实施例。以上实施例仅用以说明本发明的技术方案而并非对其进行限制，凡未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明技术方案的范围内。

Claims (8)

1.一种通道式FPGA片内可扩展总线，其特征在于，包括依次连接的CPU、通道管理模块（100）、通道族（200）、端点管理模块组、端点组；

所述端点管理模块组包括n个端点管理模块（300），其中n≥2，所述n个端点管理模块（300）分别与通道族（200）接通；

所述端点组包括n个端点（400），所述n个端点（400）分别与n个端点管理模块（300）一一适配；

所述CPU发起读写指令；

所述通道管理模块（100）与所述CPU接口接通并响应CPU指令，所述通道管理模块（100）将所述通道族（200）中各个通道的数据返回至所述CPU并且向CPU反馈各通道的状态；其中，所述通道管理模块（100）与所述CPU的地址及数据线连接，对所述CPU的访问指令进行译码，同时为所述CPU提供各个通道的实时状态，并对通道的使用权进行管理；所述端点管理模块（300）一端挂接于其所对应的通道上，另一端与一个端点（400）相连，根据当前命令通道内的指令进行相应的处理，并把数据和地址映射至各个端点（400）内的寻址空间；

所述通道族（200）包括收通道和发通道，所述发通道用于向端点管理模块传递指令与数据，所述收通道用于传递从端点（400）返回至CPU的关于读指令的反馈数据；

所述端点管理模块（300）用于接收目的地址为对应端点（400）的指令，若为写命令，则接收数据，若为读指令，则向端点管理模块（300）的收通道传递反馈数据。

2.根据权利要求1所述的通道式FPGA片内可扩展总线，其特征在于，所述通道管理模块（100）包括命令、地址译码逻辑（101）、通道状态监控逻辑（104）以及通道激活控制逻辑（103）；

所述命令、地址译码逻辑（101）用于向所述通道族（200）传送目标地址为端点组的命令、向所述通道状态监控逻辑（104）发送来自端点组的状态信号、向所述CPU对指令进行反馈；

所述通道状态监控逻辑（104）用于分析所述状态信号是否为满状态并将其以应答信号反馈给所述命令、地址译码逻辑（101）；

所述通道激活控制逻辑（103）用于接收所述命令、地址译码逻辑（101）的指令并根据该指令所对应的端点（400）激活该端点（400）的通道。

3.根据权利要求2所述的通道式FPGA片内可扩展总线，其特征在于，所述命令、地址译码逻辑（101）与所述通道激活控制逻辑（103）之间还设置有通道占用定时器（102），所述通道占用定时器（102）用于向所述命令、地址译码逻辑（101）反馈通道无响应超时信号，无响应超时信号为被激活的通道没有响应所述命令、地址译码逻辑（101）指令的情况。

4.根据权利要求1所述的通道式FPGA片内可扩展总线，其特征在于，所述端点管理模块（300）包括通道读写控制逻辑、地址空间映射逻辑（302）、读控制逻辑（303）；

所述通道读写控制逻辑（301）根据所述发通道的空状态信号提取命令、数据和地址，并将所述命令、数据和地址传送给所述地址空间映射逻辑（302）；

所述地址空间映射逻辑（302）将所述命令、数据和地址进行地址空间映射转换为端点（400）内的地址；

所述读控制逻辑（303）在命令为读指令时，将读地址对应的数据传递给所述读写控制逻辑。

5.根据权利要求4所述的通道式FPGA片内可扩展总线，其特征在于，所述CPU上设置有与所述通道管理模块（100）连接的CPU接口。

6.根据权利要求2所述的通道式FPGA片内可扩展总线，其特征在于，所述命令、地址译码逻辑（101）分别与所述发通道和所述收通道通过第一数据接口连接。

7.根据权利要求1至权利要求6任一项所述的通道式FPGA片内可扩展总线的数据处理方法，其特征在于，包括以下步骤：

S1：CPU向局部地址发出读指令查询通道满状态信号，CPU进入等待应答状态；

S2：通道管理模块（100）收到CPU的读指令并分析局部地址是否为当前地址，若为当前地址，通道管理模块（100）直接向所述CPU反馈已采样的通道满状态1~n，给出应答信号，所述CPU退出等待状态，执行下一步骤S3；

若不为当前地址，则激活相应的通道并传递数据；

S3：所述CPU根据待访问通道的状态，若为满则等待，否则发出读指令或写指令；

S4：若所述CPU发出的为写指令，则直接返回为空闲状态；若为读指令，则进入等待应答状态；

S5：通道管理模块（100）中命令、地址译码逻辑（101）解析CPU的命令地址为端点（400）地址，控制所述通道管理模块（100）中的通道激活控制逻辑（103）该端点（400）所对应的通道激活，同时将地址线、数据线、命令、数据个数的信息传递至端点（400）的端点管理模块（300）中；

S6：所述端点管理模块（300）通过将数据、地址、命令的信息缓存于所述发通道内，由所述通道读写控制逻辑（301）根据所述发通道的空状态信号，从所述发通道中提取命令、数据和地址，经由所述地址空间映射逻辑（302）进行地址空间映射转换为对应端点（400）内的地址；

S7：若所述端点管理模块（300）判断当前命令为写指令，则直接将数据存入指定的端点（400）地址，写操作结束，若判断当前命令为读指令，读控制逻辑（303）将读地址对应的数据传送个给所述通道读写控制逻辑（301），所述通道读写控制逻辑（301）将对应数据写入所述收通道中，所述收通道中的所述数据个数信息被所述通道管理模块（100）中的通道状态监控逻辑（104）获取，所述数据个数的数值等于所述CPU读指令对应的数据信息个数值时，所述通道状态监控逻辑（104）产生数据有效应答信号并将该应答信号经过所述命令、地址译码逻辑（101）传送至所述CPU；

S8：所述CPU退出等待状态。

8.根据权利要求7所述的通道式FPGA片内可扩展总线的数据处理方法，其特征在于，所述命令、地址译码逻辑（101）需要接收所述通道族（200）反馈的数据信息时，所述通道占用定时器（102）会开始计时，若CPU等待时间超过预设的时间阈值，所述通道占用定时器（102）强制所述命令、地址译码逻辑（101）产生应答，CPU退出等待状态。

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