CN112653696B - 一种3d堆叠芯片的安全认证系统、方法 - Google Patents

Abstract

本发明提供了一种3D堆叠芯片的安全认证系统、方法，安全认证系统包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，在通路选择开关之间连接所述TSV通路，两条信号通路连接同一信号输入端，输出端连接仲裁器。本发明基于TSV的制造偏差来设计PUF，利用TSV的RC特性产生不同的激励‑响应数据，够成芯片的唯一“指纹”，使芯片具有不可克隆的特性，提供安全认证功能。

Description

一种3D堆叠芯片的安全认证系统、方法

技术领域

本发明属于安全认证技术领域，涉及一种3D堆叠芯片的安全认证系统、方法，尤其涉及一种基于仲裁器PUF电路的3D堆叠芯片的安全认证系统、方法。

背景技术

目前，随着晶体管尺寸减小至5nm，摩尔定律逐渐失效。为了延续摩尔定律，业界转向3D堆叠方向发展，通过将芯片进行3D堆叠，提高芯片的性能，减小芯片的面积。芯片进行3D堆叠有多种方式，比如通过wire-bond堆叠或者硅通孔(Through silicon via，TSV)堆叠等。其中，通过TSV堆叠的芯片首先对硅芯片进行刻蚀形成微孔，然后填充铜、钨、多晶硅等导电物质，实现硅通孔的垂直电气互连。TSV技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现芯片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。

物理不可克隆函数(Physical Unclonable Functions，PUF)作为一种新型信息安全保护技术，利用集成电路的制造偏差作为芯片唯一性的识别“指纹”，可用于芯片的识别、认证、密钥生产等领域。PUF是指输入一个激励时，利用芯片制造过程中不可避免的内在物理构造的随机差异输出一个不可预测的响应。由于芯片制造过程中的差异是不可避免，并具有不可控性，即使是制造者也无法复现这种差异。因此，PUF通过利用芯片的差异能够实现对芯片身份唯一性的认证，使3D堆叠芯片具有唯一的“指纹”，使芯片具有较高的安全性，防止芯片被克隆。

当前尚未有关于3D堆叠芯片安全认证的实现方案。

发明内容

本发明所要解决的技术问题是：通过TSV堆叠的3D堆叠芯片，基于TSV 制造过程中的工艺偏差，设计仲裁器PUF电路，实现对3D堆叠芯片的安全认证。

为了解决上述技术问题，本发明采用的技术方案为：

本发明提供一种3D堆叠芯片的安全认证系统，包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，所述仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，所述通路选择开关之间连接所述TSV通路，两条所述信号通路连接同一信号输入端，输出端连接仲裁器。

进一步地，所述选择开关包括多路选择器MUX1和多路选择器MUX2，所述多路选择器MUX1和多路选择器MUX2均包括通路0和通路1。

进一步地，所述仲裁器为上升沿触发的D触发器，所述D触发器包括数据信号端口D和时钟信号端口C，所述数据信号端口D和时钟信号端口C分别连接两条所述信号通路。

一种3D堆叠芯片的安全认证方法，采用上述的3D堆叠芯片的安全认证系统，包括：

对所述仲裁器PUF电路施加激励信号，基于不同的3D堆叠芯片生成不同的激励-响应数据；上传所述激励-响应数据至数据中心；

在芯片使用前对芯片进行激励-响应验证，得到验证数据并与所述数据中心的激励-响应数据进行比对，完成芯片安全验证。

进一步地，所述对仲裁器PUF电路施加激励信号之前包括：

所述信号输入端输入一个阶跃信号，由两条所述信号通路同时传输；

两条所述信号通路上的阶跃信号分别通过设置的TSV通路进入通路选择开关。

进一步地，所述对仲裁器PUF电路施加激励信号，基于不同的3D堆叠芯片生成不同的激励-响应数据包括：

所述阶跃信号进入所述通路选择开关，仲裁器PUF电路施加激励信号，根据所述激励信号决定所述阶跃信号的通过方式；

所述阶跃信号通过所述通路选择开关到达所述D触发器，比较两条所述信号通路阶跃信号的到达时间，输出相应的电平数据。

进一步地，所述仲裁器PUF电路施加激励信号，根据所述激励信号决定所述阶跃信号的通过方式包括：

对所述多路选择器输入激励信号，所述激励信号为高电平“1”时，所述多路选择器MUX1选择通路1，所述多路选择器MUX2选择通路0；

对所述多路选择器输入激励信号，所述激励信号为高电平“0”时，所述多路选择器MUX1选择通路0，所述多路选择器MUX2选择通路1；

进一步地，所述比较两条所述信号通路阶跃信号的到达时间，输出相应的电平数据包括：

当阶跃信号到达所述D触发器后，若数据信号的延迟大于时钟信号的延迟，则D触发器输出高电平“1”；若数据信号的延迟小于时钟信号的延迟，则D触发器输出低电平“0”。

与现有技术相比，本发明的有益效果在于：本发明采用仲裁器PUF电路作为3D堆叠芯片的安全认证方案，具有高安全性的特点；基于TSV的制造偏差来设计PUF，利用TSV的RC特性产生不同的激励-响应数据，够成芯片的唯一“指纹”，使芯片具有不可克隆的特性，提供安全认证性能。

附图说明

下面结合附图详述本发明的具体结构

图1为本发明基于TSV堆叠的芯片结构图；

图2为本发明TSV的电学模型；

图3为本发明仲裁器PUF电路图；

图4为本发明选择开关电路图；

图5为本发明仲裁器电路图；

图6为3D堆叠芯片的安全认证方法流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

实施例1

请参阅图1以及图2，本发明提供一种3D堆叠芯片的安全认证系统，包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，所述仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，所述通路选择开关之间连接所述TSV通路，两条所述信号通路连接同一信号输入端，输出端连接仲裁器。

如图1所示为基于TSV堆叠的芯片结构示意图，通过在芯片1和芯片2的中间制造TSV通孔，实现芯片1和芯片2的互联，达到高速、低功耗、小型化的目的。TSV通孔的形成首先要进行深硅刻蚀，然后淀积绝缘层/阻挡层/种子层，最后进行金属填充。由于制造过程中存在随机的工艺偏差，形成的TSV通孔的电阻会有微小差异，并且，不同芯片的TSV差异也不一致。

本发明基于TSV通孔之间的差异来设计仲裁器PUF电路，实现芯片的安全认证。

如图2所示为TSV的电学模型图，TSV并不是理想的导线，它可以简单地看成是一个RC回路。驱动器发送信号经过TSV才能达到接收器，由于TSV的 RC特性，会导致芯片有延迟。因此，驱动器和接收器的信号之间有相位的差异。

在3D堆叠芯片中设计仲裁器PUF电路，是利用物理差异对信号传输产生的延迟大小不同的影响，如图3所示为3D堆叠芯片的仲裁器PUF电路图，包括信号输入端、TSV通道、通道选择开关和仲裁器。

仲裁器PUF由两条设计完全一致的平行的信号通路组成，由图3可以看到，两条信号传输通路的输入端接在一起，由一个阶跃信号同时触发。两条信号通路结构是完全对称的，每个信号通路都有间隔设置有多个多路选择器，多路选择器之间通过TSV相互连接。仲裁器PUF的输入激励为Ci，Ci为多路选择器的选择位，决定信号经过多路选择器时是交叉通过还是平行通过。每个TSV制造时不可预测的工艺偏差导致的RC延迟不一致，当输入激励不一样时，两条路径中传输的阶跃信号到达末端的仲裁器时有不同的先后顺序。

通道选择开关的电路如图4所示，由多路选择器MUX1和MUX2组成，阶跃信号从左边输入，当控制信号Ci为高电平“1”时，MUX1选择通路1，由于 MUX2控制信号为反向信号，所以MUX2选择通路0，信号交叉通过选择开关；相反，当控制信号Ci为低电平“0”时，MUX选择通路0，MUX2选择通路1，信号平行通过选择开关。

仲裁器的电路如图5所示，由上升沿触发的D触发器实现。输入阶跃信号通过选择开关之后，最终会分为两路信号，分别连接D触发器的数据信号端口 D和时钟信号端口C。如图5(a)所示，当阶跃信号经过选择开关到达D触发器后，若数据信号的延迟大于时钟信号的延迟，则D触发器输出高电平“1”；如图5(b)所示，若数据信号的延迟小于时钟信号的延迟，则D触发器输出低电平“0”。

实施例2

一种3D堆叠芯片的安全认证方法，采用实施例1中的3D堆叠芯片的安全认证系统，如图6所示，包括步骤：

S10、对所述仲裁器PUF电路施加激励信号，基于不同的3D堆叠芯片生成不同的激励-响应数据；上传所述激励-响应数据至数据中心；

S20、在芯片使用前对芯片进行激励-响应验证，得到验证数据并与所述数据中心的激励-响应数据进行比对，完成芯片安全验证。

在步骤S10之前需要在信号输入端输入一个阶跃信号，由两条所述信号通路同时传输；两条所述信号通路上的阶跃信号分别通过设置的TSV通路进入通路选择开关。

步骤S10包括：

所述阶跃信号进入所述通路选择开关，仲裁器PUF电路施加激励信号，根据所述激励信号决定所述阶跃信号的通过方式，具体在多路选择器输入激励信号，所述激励信号为高电平“1”时，所述多路选择器MUX1选择通路1，所述多路选择器MUX2选择通路0；对所述多路选择器输入激励信号，所述激励信号为高电平“0”时，多路选择器MUX1选择通路0，多路选择器MUX2选择通路1。

阶跃信号通过通路选择开关到达所述D触发器，比较两条所述信号通路阶跃信号的到达时间，输出相应的电平数据；当阶跃信号到达所述D触发器后，若数据信号的延迟大于时钟信号的延迟，则D触发器输出高电平“1”；若数据信号的延迟小于时钟信号的延迟，则D触发器输出低电平“0”。

通过上述陈述，加入仲裁器PUF电路的3D堆叠芯片设计制造完成之后，通过对仲裁器PUF加激励Ci，通过不同的路径延迟，就可以得到不同的输出。当选择开关的个数为n，输出响应为2ⁿ个，因此会有2ⁿ个激励-响应对。不同的 3D堆叠芯片由于工艺偏差导致TSV的RC参数有差异，所以，不同的3D堆叠芯片在相同的仲裁器PUF电路下，激励-响应对均不一致，可以通过激励-响应对来完成3D堆叠芯片的认证。

此处第一、第二……只代表其名称的区分，不代表它们的重要程度和位置有什么不同。

此处，上、下、左、右、前、后只代表其相对位置而不表示其绝对位置。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种3D堆叠芯片的安全认证系统，其特征在于，所述安全认证系统包括仲裁器PUF电路和上下堆叠的第一芯片和第二芯片，所述第一芯片和所述第二芯片通过TSV通路关联，所述TSV通路具有RC特性，且所述TSV通路的RC参数受所述第一芯片以及所述第二芯片的工艺偏差控制；所述仲裁器PUF电路包括两条平行的信号通路，两条所述信号通路的结构对称且在所述信号通路上间隔设置通路选择开关，所述通路选择开关之间连接所述TSV通路，两条所述信号通路连接同一信号输入端，输出端连接仲裁器；

所述信号输入端用于接收阶跃信号，所述信号通路用于将所述阶跃信号传输至所述TSV通路以及所述通路选择开关；

所述仲裁器PUF电路用于在所述阶跃信号进入所述通路选择开关时施加激励信号，所述激励信号用于决定所述阶跃信号通过所述通路选择开关的方式；

所述仲裁器用于当所述阶跃信号到达时，比较信号通路的阶跃信号的到达时间，并输出相应的电平数据。

2.如权利要求1所述的安全认证系统，其特征在于，所述通路选择开关包括多路选择器MUX1和多路选择器MUX2，所述多路选择器MUX1和多路选择器MUX2均包括通路0和通路1。

3.如权利要求1所述的安全认证系统，其特征在于，所述仲裁器为上升沿触发的D触发器，所述D触发器包括数据信号端口D和时钟信号端口C，所述数据信号端口D和时钟信号端口C分别连接两条所述信号通路。

4.一种3D堆叠芯片的安全认证方法，采用如权利要求1至3任一项所述的3D堆叠芯片的安全认证系统，其特征在于，所述安全认证方法包括：

信号输入端输入一个阶跃信号，由两条信号通路同时传输；

两条所述信号通路上的阶跃信号分别通过设置的TSV通路进入通路选择开关；

所述阶跃信号进入所述通路选择开关，仲裁器PUF电路施加激励信号，根据所述激励信号决定所述阶跃信号的通过方式；

所述阶跃信号通过所述通路选择开关到达D触发器，比较两条所述信号通路上的阶跃信号的到达时间，输出相应的电平数据；上传激励-响应数据至数据中心；

在芯片使用前对芯片进行激励-响应验证，得到验证数据并与所述数据中心的激励-响应数据进行比对，完成芯片安全验证。

5.如权利要求4所述的安全认证方法，其特征在于，所述仲裁器PUF电路施加激励信号，根据所述激励信号决定所述阶跃信号的通过方式包括：

对多路选择器输入激励信号，所述激励信号为高电平“1”时，多路选择器MUX1选择通路1，多路选择器MUX2选择通路0；

对所述多路选择器输入激励信号，所述激励信号为高电平“0”时，所述多路选择器MUX1选择通路0，所述多路选择器MUX2选择通路1。

6.如权利要求4所述的安全认证方法，其特征在于，所述比较两条所述信号通路上的阶跃信号的到达时间，输出相应的电平数据包括：

当阶跃信号到达所述D触发器后，若数据信号的延迟大于时钟信号的延迟，则D触发器输出高电平“1”；若数据信号的延迟小于时钟信号的延迟，则D触发器输出低电平“0”。