CN112639756B - 混合模式射频前端接口 - Google Patents

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Abstract

所描述的系统、装置和方法使得能够在使用单线链路的设备与使用多线链路的设备之间进行通信。在主设备处执行的一种方法包括在串行总线的数据线之上传送序列开始条件，序列开始条件指示是否要与由序列开始条件发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中，当序列开始条件指示时钟脉冲要被同时地设置在时钟信号中时，在串行总线之上传送第一数据报，并且当序列开始条件指示没有时钟脉冲要被同时地设置在时钟信号中时，在串行总线之上传送第二数据报。可以在具有嵌入式定时信息的数据信号中传送第二数据报。

Description

混合模式射频前端接口
相关申请的交叉引用
本申请要求于2019年8月21在美国专利商标局提交的非临时专利申请No.16/546,495以及于2018年9月7日在美国专利商标局提交的临时专利申请No.62/728,348的优先权和权益，其全部内容通过引用并入本文，就如同在下面完整地出于所有适用目的进行了完整的阐述。
技术领域
本公开总体上涉及串行通信，并且更具体地，涉及提供射频前端接口，该射频前端接口将被配置用于单线通信的设备与被配置用于两线通信的设备耦合。
背景技术
移动通信设备可以包括各种部件，包括电路板、集成电路(IC)设备和/或片上系统(SoC)设备。部件可以包括处理设备、用户接口部件、存储器件以及通过共享数据通信总线进行通信的其它外围部件，该共享的数据通信总线可以包括多点串行总线或并行总线。业界已知的通用串行接口包括集成电路间(I2C或I2C)串行接口及其衍生方案和备选方案。
移动行业处理器接口(MIPI)联盟为改善的集成电路间(I3C)串行接口、射频前端(RFFE)接口、系统电源管理接口(SPMI)和其它接口限定了标准和协议。例如，这些接口可以被用于连接处理器、传感器和其它外围器件。在一些接口中，多个总线主机被耦合到串行总线，以便两个或多个设备可以用作总线主机，该总线主机用于在串行总线上传输不同类型的消息。RFFE接口限定了通信接口，该通信接口可以被用于控制各种射频(RF)前端设备，包括功率放大器(PA)、低噪声放大器(LNA)、天线调谐器、滤波器、传感器、电源管理设备、开关等。这些设备可以被并置在单个IC设备中，或者可以被设置在多个IC设备中。在移动通信设备中，多个天线和无线电收发器可以支持多个同时RF链路。在另一个示例中，由MIPI联盟限定的SPMI规范提供了硬件接口，该硬件接口可以被实现在基带或应用处理器与外围部件之间。在一些实现方式中，SPMI被部署为支持在设备内的电源管理操作。
随着设备复杂度的增加，对输入/输出引脚的需求也随之增加，并且需要简化的总线架构。
发明内容
本公开的某些方面涉及系统、装置、方法和技术，当一些设备被耦合到使用用于通信的多线的单线链路时，该系统、装置、方法和技术可以支持使用单线链路的设备接口的通信。
在本公开的各个方面中，在耦合到串行总线的主设备处执行的方法包括：在串行总线的数据线之上传送序列开始条件，序列开始条件指示是否要与由序列开始条件发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中，当序列开始条件指示时钟脉冲要被同时地设置在时钟信号中时，在串行总线之上传送第一数据报，并且当序列开始条件指示没有脉冲信号要被同时地设置在时钟信号中时，在串行总线之上传送第二数据报。可以在具有嵌入式定时信息的数据信号中传送第二数据报。
在一方面，当指示时钟脉冲要被同时地设置在时钟信号中时，序列开始条件具有第一持续时间，并且当指示没有时钟脉冲要被同时地设置在时钟信号中时，序列开始条件具有第二持续时间，第二持续时间比第一持续时间更长。在某些方面，使用脉宽调制编码器将第一数据编码在数据信号中。可以使用相位调制编码器将第二数据编码在数据信号中。该方法可以包括在传送第二数据报之前在数据线之上传送位-定时参考。该方法可以包括使用第一时钟频率控制序列开始条件的定时；以及使用第二时钟频率对数据信号进行脉宽调制。可以响应于位-定时参考来选择第二时钟频率。
在本公开的各个方面中，数据通信装置具有接口电路和协议控制器，接口电路适用于将装置耦合到串行总线的两条线。协议控制器可以被配置为在串行总线的数据线之上传送序列开始条件，该序列开始条件指示是否要与由序列开始条件发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中，当该序列开始条件指示该时钟脉冲要被同时地设置在时钟信号中时在串行总线之上传送第一数据报，并且当该序列开始条件指示没有时钟脉冲要被同时地设置在时钟信号中时在串行总线之上传送第二数据报。可以在具有嵌入式定时信息的数据信号中传送第二数据报。
在本公开的各个方面中，在耦合到串行总线的单线从设备处执行的方法包括：从串行总线的数据线接收第一序列开始条件，该序列开始条件指示在第一序列开始条件之后传送的第一数据报将与在串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地被传送；从数据线接收第二序列开始条件，该第二序列开始条件指示在第二序列开始条件之后传送的第二数据报将与在数据信号中的嵌入式时钟信息一起被传送；忽略第一数据报；并且解调数据信号以提取第二数据报。
在一方面，第一序列开始条件和第二序列开始条件具有不同的持续时间。在某些方面，该方法包括使用脉宽调制解码器来解调数据信号。该方法可以包括使用相位调制解码器来解调数据信号。该方法可以包括在接收第二序列开始条件之后，从数据线接收位-定时参考。该方法可以包括使用从位-定时参考获取的定时信息来配置脉宽调制解码器。
在本公开的各个方面中，数据通信装置具有接口电路和处理器，接口电路适用于将装置耦合到串行总线的两条线。处理器可以被配置为：从串行总线的数据线接收第一序列开始条件，序列开始条件指示在第一序列开始条件之后传送的第一数据报将与在串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地被传送；从数据线接收第二序列开始条件，该第二序列开始条件指示在第二序列开始条件之后传送的第二数据报将与在数据信号中的嵌入式时钟信息一起被传送；忽略第一数据报；并且解调数据信号以提取第二数据报。
附图说明
图1图示了采用在IC设备之间的数据链路的装置，该装置根据多个可用标准中的一个标准被选择性地操作。
图2图示了用于采用在IC设备之间的数据链路的装置的系统架构。
图3图示了用于使用多个RFFE总线耦合各种射频前端设备的设备配置。
图4图示了根据本文公开的某些方面的单线从设备和两线从设备共存的系统。
图5图示了由RFFE协议限定的序列开始条件。
图6是图示了根据本文公开的某些方面的与单线SSC的使用有关的某些方面的定时图。
图7图示了根据本文公开的某些方面的具有持续时间短于对应的两线SSC的持续时间的单线SSC的示例。
图8图示了根据本文公开的某些方面的在多模式串行总线上进行的事务的示例。
图9是图示了根据本文公开的某些方面的在两线从设备处检测到单线SSC的示例的流程图。
图10图示了在SDATA线上传送错误的单线SSC的示例。
图11是图示了根据本文公开的某些方面的在适用于避免错误的单线SSC检测的单线从设备处检测到SCC的示例的流程图。
图12图示了由与根据本文公开的某些方面配置的单线从设备在两线事务期间使用的禁用时段相关联的定时。
图13图示了根据本文公开的某些方面的可以在单线事务中使用的两个调制模式。
图14是图示了根据本文公开的某些方面的与解码脉宽调制信号和相位调制信号有关的单线SSC的某些定时方面的定时图。
图15图示了根据本文公开的某些方面的包括PWM编码数据和相位调制数据的信号。
图16图示了可以与RFFE协议兼容或兼容的数据报结构。
图17图示了根据本文公开的某些方面的可以由单线SSC发起的数据报的示例。
图18是图示了根据本文公开的某些方面的可配置用于多个协议的单线从设备的操作的流程图。
图19图示了采用可以根据本文公开的某些方面进行适配的处理电路的装置的一个示例。
图20是图示了根据本文公开的某些方面的在主设备处用于数据通信的方法的流程图。
图21图示了用于根据本文公开的某些方面进行适配的总线主装置的硬件实现方式的示例。
图22是图示了根据本文公开的某些方面的在单线从设备处用于数据通信的方法的流程图。
图23图示了用于根据本公开的某些方面进行适配的单线从装置的硬件实现方式的示例。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述，而并非旨在表示可以实践本文描述的概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括特定细节。然而，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，以框图形式示出了公知的结构和部件，以避免使这些概念模糊。
现在将参考各种装置和方法来呈现本发明的几个方面。这些装置和方法将在下面的详细描述中进行描述，并且在附图中通过各种框、模块、部件、电路、步骤、过程、算法等(统称为“元件”)进行说明。可以使用电子硬件、计算机软件或其任意组合来实现这些元件。将这些元件实现为硬件还是软件取决于特定的应用程序和施加在整个系统上的设计约束。
概述
包括多个SoC和其它IC设备的设备通常采用共享的通信接口，该共享的通信接口可以包括串行总线或其它数据通信链路，以将处理器与调制解调器以及其它外围设备连接。可以根据所限定的多个标准或协议来操作串行总线或其它数据通信链路。例如，串行总线可以根据I2C、I3C、SPMI和/或RFFE协议或者可以被配置用于半双工操作的其它协议来操作。涉及耦合到串行总线的设备的增加的功能和操作的复杂性，以及为支持应用程序、外围设备和传感器而施加的更严格的定时约束可以导致对GPIO和通信链路吞吐量的更大需求。
本公开的某些方面涉及用于使用脉宽调制(PWM)在单线之上通信，以将时钟和数据组合在相同的信号中的技术。在一方面，总线主机可以适用于在单线之上(仅数据)与一些从设备通信，以及在两线之上(数据和时钟)与其它设备通信。协议控制器可以基于用于发起事务的序列开始条件(SSC)的配置来发出通信的类型(单线或两线)的信号。
SSC的各个方面由RFFE协议限定。高部的持续时间和低部的持续时间由协议指定，并且在SSC中的事务的上升时间和下降时间由协议限定。在SCLK线上传送的时钟信号的频率限制也可以由协议限定。协议控制器可以被配置为传送修改的SSC，以指示何时利用单线从设备来处理事务。在某些示例中，协议控制器可以传送扩展长度的SSC以锁定用于通信的单线从设备。在一些实现方式中，协议控制器可以传送缩短的SSC以锁定用于通信的单线从设备。在一些实例中，协议控制器可以传送具有修改的上升时间和下降时间的SSC，以锁定用于通信的单线从设备。
在一个示例中，单线从设备具有接口电路和处理器，接口电路适用于将装置耦合到串行总线的线，处理器被配置为从串行总线的数据线接收第一SSC，该SSC指示要将在第一SSC之后传送的第一数据报与在串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地被传送。处理器可以被配置为从数据线接收第二SSC，第二SSC指示在第二SSC之后传送的第二数据报将与数据信号中的嵌入式时钟信息一起被传送。处理器可以被配置为忽略第一数据报并且解码数据信号以提取第二数据报。该装置可以具有脉宽调制解码器，和/或被配置为解调数据信号的相位调制解码器。
本文公开的某些方面可用于替换或补充串行总线协议，诸如I2C协议、I3C协议、SPMI协议和/或RFFE协议，或者基于UART、线复用UART(LM-UART)的点对点接口。某些方面适用于以半双工模式或全双工模式操作的串行总线。某些方面适用于包括基于UART的接口、线复用UART(LM-UART)接口的点对点接口。在一些实现方式中，本文公开的某些方面可以被部署为支持虚拟GPIO(VGI)消息的交换。某些方面适用于多点接口和/或以点对点模式操作的接口。
采用串行数据链路的装置的示例
根据某些方面，串行数据链路可以被用于互连作为装置的子部件的电子设备，诸如蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型计算机、笔记本计算机、上网笔记本计算机、智能笔记本计算机、个人数字助理(PDA)、卫星广播、全球定位系统(GPS)设备、智能家居设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、摄像头、游戏机、娱乐设备、车辆部件、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、器具、传感器、安全装置、自动售货机、智能仪表、无人驾驶飞机、多功能直升机或任何其它类似的功能设备。
图1图示了可以采用数据通信总线的装置100的示例。装置100可以包括SoC处理电路102，SoC处理电路102具有多个电路或设备104、106和/或108，该电路或设备可以被实现在一个或多个ASIC中或被实现在SoC中。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括：处理设备，处理设备被设置在ASIC 104中；一个或多个外围设备106；以及收发器108，收发器108使得装置能够通过天线124与无线电接入网、核心接入网、互联网和/或另一个网络通信。
ASIC 104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其它逻辑电路或功能。处理电路102可以由操作系统控制，操作系统可以提供应用编程接口(API)层，该应用编程接口层使得一个或多个处理器112能够执行驻留在板载存储器114中或设置在处理电路102上的其它处理器可读存储器件122中的软件模块。软件模块可以包括存储在板载存储器114中或处理器可读存储器件122中的指令和数据。ASIC 104可以访问其板载存储器114、处理器可读存储器件122、和/或处理电路102外部的存储。板载存储器114、处理器可读存储器件122可以包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可以包括、实现或访问本地数据库或其它参数存储器件，本地数据库或其它参数存储可以维持被用于配置和操作装置100和/或处理电路102的操作参数和其它信息。可以使用寄存器、数据库模块、闪存、磁性介质、EEPROM、软盘或硬盘等实现本地数据库。处理电路102还可以被可操作地耦合到外部设备(诸如天线124、显示器126、操作员控件，诸如开关128或按钮130和/或集成键盘或外部键盘132、以及其它部件)。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连，利用显示器126、外部键盘132等操作。
处理电路102可以提供一个或多个总线118a、118b、120，总线使得某些设备104、106和/或108能够通信。在一个示例中，ASIC 104可以包括总线接口电路116，该总线接口电路116包括电路、计数器、定时器、控制逻辑和其它可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制电源管理功能，该电源管理功能配置和管理装置100的操作。
图2图示了装置200的某些方面，装置200包括被耦合到串行总线220的多个设备202和2220-222N。设备202和2220-222N可以在一个或多个半导体IC设备(诸如，应用处理器、SoC或ASIC)中被实现。在各种实现方式中，设备202和2220-222N可以包括、支持或被操作为调制解调器、信号处理设备、显示驱动器、摄像头、用户接口、传感器、传感器控制器、媒体播放器、收发器、RFFE设备和/或其它这种部件或设备。在一些示例中，从设备2220-222N中的一个或多个从设备可以被用于控制、管理或监测传感器设备。由主设备202控制在串行总线220之上的在设备202与2220-222N之间的通信。某些类型的总线可以支持多个主设备202。
在一个示例中，主设备202可以包括接口控制器204，接口控制器204管理对串行总线的访问，配置用于从设备2220-222N的动态地址和/或导致要在串行总线220的时钟线218上传送时钟信号228。主设备202可以包括配置寄存器206或其它存储器件224、以及被配置为处理协议和/或更高级别功能的其它控制逻辑212。控制逻辑212可以包括处理电路，诸如状态机、定序器、信号处理器或通用处理器。主设备202包括收发器210以及线驱动器/接收器214a和214b。收发器210可以包括接收器、发射器和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器基于在由时钟生成电路208提供的时钟信号228中的定时来编码和传送数据。也可以由控制逻辑212和其它功能、电路或模块使用其它定时时钟226。
至少一个设备2220-222N可以被配置为操作为在串行总线220上的从设备，并且可以包括支持显示器的电路和模块、图像传感器和/或电路和模块，电路和模块控制并且与一个或多个测量环境条件的传感器通信。在一个示例中，被配置为作为从设备操作的从设备2220可以提供控制功能、模块或电路232，该控制功能、模块或电路232包括电路和模块以支持显示器、图像传感器和/或电路和模块，电路和模块控制并且与一个或多个测量环境条件的传感器通信。从设备2220可以包括配置寄存器234或其它存储器件236、控制逻辑242、收发器240和线驱动器/接收器244a和244b。控制逻辑242可以包括处理电路，诸如状态机、定序器、信号处理器或通用处理器。收发器210可以包括接收器、发射器和公共电路，其中公共电路可以包括定时、逻辑和存储电路和/或设备。在一个示例中，发射器基于由时钟生成和/或恢复电路246提供的在时钟信号248中的定时来编码和传送数据。时钟信号248可以从来自时钟线218接收的信号导出。可以由控制逻辑242和其它功能、电路或模块使用其它定时时钟238。
可以根据RFFE、I2C、I3C、SPMI或另一个协议来操作串行总线220。至少一个设备202、2220-222N可以被配置为选择性地用作在串行总线220上的主设备或从设备任一者。两个或更多个设备202、2220-222N可以被配置为用作在串行总线220上的主设备。
在一些实现方式中，可以根据I3C协议操作串行总线220。使用I3C协议通信的设备可以与使用I2C协议通信的设备共存在相同的串行总线220上。I3C协议可以支持不同的通信模式，包括与I2C协议兼容的单数据速率(SDR)模式。高数据速率(HDR)模式可以提供在6兆位每秒(Mbps)与16Mbps之间的数据传输速率，并且一些HDR模式可以提供更高的数据传输速率。I2C协议可以符合事实上的I2C标准，提供的数据速率范围在100千位每秒(kbps)与3.2Mbps之间。除了数据格式和总线控制方面之外，I2C和I3C协议还可以限定在两线串行总线220上传送的信号的电气和定时方面。在一些方面，I2C和I3C协议可以限定影响与串行总线220相关联的某些信号电平的直流(DC)特性，和/或影响在串行总线220上传送的信号的某些定时方面的交流(AC)特性。在一些示例中，两线串行总线220在数据线216上传送数据并且在时钟线218上传送时钟信号。在某些情况下，数据可以被编码在信令状态中，或者在数据线216和时钟线218的信令状态下进行转变。
图3是图示了在芯片组或设备302中的通信链路的配置的示例的图300，该芯片组或设备302采用多个RFFE总线330、332、334以耦合各种RF前端设备318、320、322、324、326、328。在该示例中，调制解调器304包括RFFE接口308，RFFE接口308将调制解调器304耦合到第一RFFE总线330。调制解调器304可以通过相应的通信链路310、336(或者在一些实现方式中，通过公共通信链路310或336)与基带处理器306和射频IC(RFIC 312)通信。所示的设备302可以被体现在移动通信设备、移动电话、移动计算系统、移动电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、可穿戴计算设备、可穿戴通信设备、器具等中的一个或多个设备中。
在各个示例中，可以利用一个或多个基带处理器306、调制解调器304、RFIC 312、多个通信链路310、336、多个RFFE总线330、332、334和/或其它类型的总线来实现设备302。设备302可以包括其它处理器、电路、模块，并且可以针对各种操作和/或不同的功能性而被配置。在图3所示的示例中，调制解调器304通过其RFFE接口308和第一RFFE总线330耦合到RF调谐器318。RFIC 312可以包括一个或多个RFFE接口314、316、控制器、状态机和/或处理器，处理器配置和控制RF前端的某些方面。在所示的示例中，RFIC 312通过其RFFE接口中的第一个RFFE接口314和第二RFFE总线332与PA320以及功率跟踪模块322通信。在所示的示例中，RFIC 312通过其RFFE接口中的第二个RFFE接口316和第三RFFE总线334与开关324以及一个或多个LNA 326、328通信。
总线延迟可以影响串行总线处理高优先级、实时和/或其它受时间限制的消息的能力。低延迟消息或要求低总线延迟的消息可以与传感器状态、设备生成的实时事件和虚拟化GPIO有关。在一个示例中，总线延迟可以被测量为在消息变得可用于传送与消息被传递之间经过的时间。在另一个示例中，可以将总线延迟测量为在消息变得可用于传送与开始传送消息之间经过的时间。可以采用总线延迟的其它度量。总线延迟通常包括：当传送更高优先级消息时产生的延迟；中断处理；终止在串行总线上正在进行的数据报所需的时间；导致总线在传送模式与接收模式之间转换的命令的传送时间；由协议指定的总线仲裁和/或命令传送。
在一个示例中，延迟敏感的消息携带或包括共存消息。可以在多系统平台中传送共存消息，以防止或减少某些类型的RFFE设备相互碰撞的情况。例如，可以是共存消息的源或主题的RFFE设备包括：开关324、LNA 326、328、PA 320以及其它类型的设备，该设备以生成设备间RF干扰和/或可能损坏一个或多个设备的方式同时运行。共存管理消息可以在某些设备之间交换，在不同的无线电接入技术、无线订户和/或应用之间共享这些设备。例如，开关324、LNA 326、328、PA 320和/或天线可以由具有不同传送和接收时间表的两种不同的无线电接入技术共享，如果设备开始使用一种无线电接入技术进行传送而使用另一种无线电接入技术进行接收，则可能对LNA 326、328或其它设备造成损害。可以相互干扰的设备可以交换共存管理(CxM)消息，以允许每个设备发出即将发生可能造成干扰或冲突的动作的信号。例如，两个调制解调器304可以交换CxM消息以便管理共享部件的操作。在常规系统中，可以使用专用串行链路交换CxM消息，使用两线通用异步接收器/发射器(UART)或四线通用异步接收器/发射器实现每个专用串行链路。在多无线电、多应用系统中，CxM互连和其它设备互连可以消耗大量的物理输入/输出(I/O)引脚和互连，从而增加了成本和布线复杂性。
多点接口(诸如，RFFE、SPMI、I3C等)可以减少用于在多个设备之间进行通信的物理输入/输出(I/O)引脚的数目。支持在多点串行总线之上进行通信的协议限定了用于传输命令、控制和数据有效载荷的数据报结构。用于不同协议的数据报结构限定了公共特征，包括用于选择要接收或传送数据的设备的寻址、时钟生成和管理、中断处理以及设备优先级。在本公开中，可以采用RFFE协议的示例来说明本文公开的某些方面。但是，本文公开的概念适用于其它串行总线协议和标准。
根据本文公开的某些方面，两线串行总线可以适用于在常规两线模式和单线模式下交替地操作。在一个示例中，可以根据RFFE协议来操作串行总线，使得时钟和数据线被用于与耦合到串行总线的两线从设备通信，并且数据线在没有时钟信号的情况下被用于与耦合到串行总线的单线从设备通信。总线主设备可以使用脉宽调制来编码传送到单线从设备的数据。
图4图示了根据本文公开的某些方面的系统400，其中单线从设备404和两线从设备406可以共存，并且其中总线主设备402可以与单线从设备404和两线从设备406二者通信。总线主设备402可以被设置在RFIC、调制解调器、应用处理器或另一类型的设备中。通过两线串行总线408的至少SDATA线410，总线主设备402被耦合到一个或多个从设备404、406，两线串行总线408还具有SCLK线412。数据可以被编码在SDATA线410之上传送的数据信号中，并且在两线通信模式下，接收器可以使用在SCLK线412之上传送的时钟信号提取数据。在所示的示例中，根据RFFE协议操作串行总线408。在其它示例中，可以根据另一个协议(诸如，I3C协议、SPMI协议等)操作串行总线408。在所示的示例中，每个单线从设备404和每个两线从设备406被耦合到SDATA线410。单线从设备404适用于单线通信模式，而两线从设备406也被耦合到SCLK线412以接收在两线通信模式中使用的时钟信号。
总线主设备402可以包括协议控制器414，可以由具有处理器、控制器、状态机或其它逻辑的处理电路实现协议控制器414。协议控制器414可以被配置为支持一个或多个协议，一个或多个协议可以被用于管理串行总线408的操作。在一些实现方式中，协议控制器414可以被用于配置一个或多个从设备404、406。协议控制器414可以确定要在串行总线408之上被传送的数据的指定接收方的从设备404、406的配置，并且可以相应地在要在SDATA线410之上传送的信号中编码数据。在一些实例中，涉及单线从设备404和两线从设备406的组合的广播消息可以被发送两次，一次在单线通信模式中，并且一次是在两线通信模式中。协议控制器414可以附加地确定是否和/或何时要在SCLK线412之上传送时钟信号。在一些实现方式中，当数据以单线通信模式被传送到一个或多个单线从设备404时，时钟信号被抑制。
根据本文公开的某些方面，当开始事务时，总线主设备402可以在单线从设备404与两线从设备406之间进行选择。总线主设备402可以使用不同的序列开始条件(SSC)来进行单线事务和两线事务。在一些实现方式中，单线从设备404和/或两线从设备406的某些接口特性可以是可配置的。例如，当基于限定用于SDATA线410的指定电容的可配置寄存器设置来驱动SDATA线410时，耦合到串行总线408的单线从设备404和/或两线从设备406可以匹配指定的总线电容。在其它实例中，可以在单线从设备404和/或两线从设备406中硬连线指定的总线电容。
图5图示了包括由RFFE协议限定的SSC 504的RFFE序列开始定时500。串行总线408最初处于空闲状态，其中SDATA线410和SCLK线412二者都为低电平。总线主机402可以通过传送两位SSC504来发起事务。位时间或每个位的传送时间可以由总线主机402使用的内部时钟502的频率来确定。可以选择内部时钟502以在数据传输期间控制串行总线408的比特率。SSC 504包括当SCLK线412保持低电平时在SDATA线410上传送的脉冲。脉冲包括一位高电平部506，之后是一位低电平部508。SSC 504之后可以是从地址510。在常规的RFFE操作中，当在SCLK线412上提供时钟脉冲时，包括有效载荷数据、地址和控制位的信息位被采样或捕获。在SSC 504的传输期间没有提供时钟脉冲，并且当SCLK线412保持低电平时，接收设备识别出在SDATA线410上的信令状态中的转变指示控制信令。
SSC 504的各个方面由RFFE协议限定，包括SSC 504的高电平部506的持续时间和低电平部508的持续时间。前沿转变512的上升时间(TR)和脉冲终止转变514的下降时间(TF)也由协议限定。可以通过设计、应用和/或通过限定RFFE协议的规范来限定在SCLK线412上传送的时钟信号的频率的限制。协议控制器414可以被配置为传送修改的SSC，修改的SSC指示何时将利用单线从设备404处理事务。在某些示例中，协议控制器414可以传送扩展长度的SSC以锁定用于通信的单线从设备404和/或指示将以单线通信模式处理事务，其中扩展长度的SSC的持续时间大于根据RFFE规范提供的SSC脉冲的持续时间。在一些实现方式中，协议控制器414可以传送缩短的SSC以锁定用于通信的单线从设备404，其中缩短的SSC包括脉冲，该脉冲的持续时间小于根据RFFE规范提供的SSC脉冲的持续时间。在一些实例中，协议控制器414可以传送具有修改的上升时间和/或下降时间的SSC，以锁定用于通信的单线从设备404。
根据本文公开的某些方面，RFFE数据报可以在某些时间间隔中被传送到单线从设备404，并且在其它时间间隔中被传送到两线从设备406，其中时间间隔可以根据时分双工(TDD)方案提供。TDD方案可以以非正式的方式实现，或者例如在繁忙的系统中可以实现形式化的分时方案。在总线主机402与单线从设备404之间交换的数据报预计将由两线从设备406忽略。在总线主机402与两线从设备406之间交换的数据报预计将由单线从设备404忽略。
根据某些方面，传统的两线数据报由常规的SSC 504标识，该传统的两线数据报指示在SDATA线410和SCLK线412两者上都提供信令。单线数据报可以由SSC标识，SSC包括在SDATA线410上的唯一的脉冲定时签名。在一个示例中，当SSC脉冲具有的持续时间保证超过常规的SSC 504的高电平部506(脉冲持续时间)时，提供唯一的脉冲定时签名。在另一个示例中，唯一的脉冲定时签名包括具有修改的上升时间(TR)和下降时间(TF)的转变，其中接收器配备有斜率检测电路。在各种实现方式中，用于单线数据报的修改的SSC提供了定时和/或控制信息，该定时和/或控制信息配置了用于在SDATA线410上使用的调制方案的接收器。在一个示例中，用于单线数据报的修改的SSC指示了位间隔的持续时间和/或位间隔的中心点。在一些示例中，在修改的SSC之后的时钟周期中的信令指示位间隔的持续时间和/或位间隔的中心点。
在各种实现方式中，限定总线的空闲状态的电压电平可以是可配置的或者可以在实现方式之间变化。在一些示例中，SDATA线410和SCLK线412在空闲状态下处于低电平(或零伏)，而在其它示例中，SDATA线410和SCLK线412在空闲状态下处于高电平。空闲状态的电压电平可以限定在脉宽调制数据信号中传送的脉冲的电压电平，和/或在相位调制的数据信号中用于表示数据的转变的方向。图5包括以不同空闲状态操作的系统520、540的一般示例。在第一系统520中，总线主机522在串行总线526之上与从设备524通信，其中空闲状态由低电压电平530限定，而有效脉冲上升到较高的电压电平528。串行总线526可以是单线总线、两线总线或具有多个数据线的总线。在一些实例中，在串行总线526中的线的数目是可配置的，并且总线主机522和从设备524可以具有可配置的通用输入/输出(GPIO)引脚，该通用输入/输出(GPIO)引脚可以被配置为与串行总线526的配置匹配。在一些实现方式中，总线主机522和/或从设备524可以具有预限定的GPIO配置。在某些实现方式中，总线主机522可以被设计为具有GPIO焊盘和/或引脚，GPIO焊盘和/或引脚可以支持在单线、两线或混合的单线/两线应用中的操作。
在第二系统540中，总线主机542在串行总线546之上与从设备544通信，其中空闲状态由高电压电平550限定，而有效脉冲下降到较低电压电平548。串行总线546可以是单线总线、两线总线或具有多个数据线的总线。在一些实例中，在串行总线546中的线的数目是可配置的，并且总线主机542和从设备544可以具有可配置的通用输入/输出(GPIO)引脚，该通用输入/输出(GPIO)引脚可以被配置为与串行总线546的配置匹配。在一些实现方式中，总线主机542和/或从设备544可以具有预限定的GPIO配置。在某些实现方式中，总线主机542可以被设计为具有GPIO焊盘和/或引脚，该GPIO焊盘和/或引脚可以支持在单线、两线或混合的单线/两线应用中的操作。
图6是说明与单线SSC的使用相关的某些方面的定时图600。对于适用于单线和两线RFFE协议模式的所有特定比特率，单线SSC满足控制SSC脉冲的持续时间的定时关系：
TSSC_HIGH_1-WIRE＞TSSC_HIGH_2-WIRE
在某些实现方式中，可以通过将用于两线事务的最小位时钟的频率除以4以利用26MHz的比特率控制两线数据传输，来生成用于单线事务的SSC脉冲。在图6所示的第一示例中，可以在SCLK线412上传送52MHz的内部时钟信号602。SSP的持续时间614对应于通过将内部时钟信号602除以二所导出的脉冲生成时钟信号(在此为SSP52604)的周期。在图6所示的第二示例中，通过将52MHz的内部时钟信号602除以四来设置在SCLK线412上(与SSP52604相比)的26MHz的时钟信号，以获取在SCLK线412上传送的用于控制两线数据传输的时钟信号。在第二示例中，SSP的持续时间618对应于通过将内部时钟信号602除以四所导出的时钟信号(在此为SSP26606)的周期。第一示例和第二示例表示其中总线主机可以以52Mbits/sec的最大数据速率和以26MBits/sec的最小数据速率传送数据的实现方式。
根据本文公开的某些方面，可以通过将52MHz的内部时钟信号602除以八以提供13MBits/sec的数据速率来获取可以与两线数据传输的两个示例一起使用的第一单线SSC脉冲，并且该单线SSC具有对应于具有6.5MHz的频率的时钟信号(在此为SSP13608)的周期的持续时间622。第一单线SSC的持续时间622至少是最短的两线SSC的持续时间的两倍。
可以通过将52MHz的内部时钟信号602除以十六以提供6.5MBits/sec的数据速率，来获取可以与两线数据的两个示例一起使用的第二单线SSC脉冲，并且该第二单线SSC具有对应于具有3.25MHz的频率的时钟信号(在此为SSP6.5608)的周期的持续时间626。第二单线SSC的持续时间至少是最短的两线SSC的持续时间的四倍。
在一些实现方式中，可以使用其它时钟分频比率来生成单线SSC。例如，通过将52MHz的内部时钟信号602除以二以在SDATA线410上产生脉冲，来生成图6中所示的第一示例中的两线SSC。在一些实例中，单线SSC可以被提供有52MHz的内部时钟信号602的三个周期的脉冲宽度。后一种单线SSC具有的脉冲宽度大于两线通信示例中的任一个示例的脉冲宽度612、616，该单线SSC的SSC脉冲宽度612、616分别地对应于52MHz的内部时钟信号602的一个周期和两个周期。在一些实例中，可以充分地限制在用于两线通信的最大数据速率与最小数据速率之间的变化，以使能单线SSC的使用，该单线SSC具有小于52MHz的内部时钟信号602的三个周期但是大于任何可能的两线SSC的最大持续时间的脉冲宽度。
在另一个示例中，单线SSC可以被提供有比任何两线SSC的脉冲宽度短的脉冲宽度。图7图示了具有比对应的两线SSC的持续时间714、716短的持续时间732的单线SSC的示例。在该示例中，单线SSC的脉冲宽度为52MHz的内部时钟信号702的0.5个周期，而对应的两线SSC脉冲的宽度对应于52MHz的内部时钟信号702的一个周期和两个周期。
在一些实现方式中，当以较慢的上升时间持续时间和下降时间持续时间生成单线SSC脉冲时，单线SSC脉冲与两线SSC脉冲有所区别。
在单线从设备404和两线从设备406共存在串行总线408上的系统400中，可以通过被传送以开始事务的SSC的类型来指示当前的通信模式。单线SSC被传送，以向一个或多个单线从设备404指示在之后存在单线事务。在某些实现方式中，使用PWM编码处理单线事务。在单线事务期间，总线主机402禁止在SCLK线412上传送时钟信号中的脉冲。当时钟脉冲没有被设置在SCLK线412上(有效的两线SSC除外)时，两线从设备406忽略在SDATA线410上传送的信息，并且两线从设备406忽略单线事务。两线SSC被传送，以向一个或多个两线从设备406指示在之后存在两线事务。在某些实现方式中，根据常规的RFFE协议处理两线事务。单线从设备404不能够识别两线SSC，并且可以被配置为在两线事务期间忽略在SDATA线410上的转变。
在一些实现方式中，单线从设备404具有在频率上比总线主机402中的定时源更慢的定时源。在一些实例中，总线主机402和单线从设备404被提供有定时源，以相应地确保单线从设备404可以识别由总线主机402在SDATA线410上传送的更高速度的信号。
图8图示了在多模式串行总线上处理的事务的示例800、820。在第一示例800中，由总线主机传送两线SSC 808。然后，总线主机在SCLK线804上传送脉冲810，该脉冲810指示和/或区分在SDATA线802上的数据位。在第一示例800中，传送以从地址位812、814、816、818开始的数据报。两线SSC 808的持续时间比针对单线SSC限定的持续时间短，导致单线从设备404忽略从地址位812、814、816、818以及任何后续数据传输，直到检测到有效的1位SSC822为止。在一些实现方式中，在单线从设备404中的线路接口电路提供检测信号806，该检测信号806指示是否已经检测到单线SSC。
在第二示例820中，由总线主机传送单线SSC 822。然后，总线主机门控、抑制或禁止在SCLK线804之上传送的时钟信号中传送的脉冲。总线主机在SDATA线802上传送信息。在第二示例820中，信息可以以PWM编码的从地址位824开始。当没有脉冲被设置在SCLK线804上时，两线从设备406可以被配置为或被适配为忽略PWM编码的从地址位824。当已经检测到单线SSC 822时，在单线从设备404中的线路接口电路提供到监测信号806中的激活状态的转变826。
图9是示出在两线从设备406处检测到单线SSC的示例的流程图900。单线SSC先于单线事务，当在SCLK线804上的脉冲被抑制时处理该事务。在框902处，两线从设备406等待在SCLK线804上的时钟脉冲，以捕获来自SDATA线802的数据。在单线事务期间，没有接收到脉冲。在框904处，两线从设备406可以确定当等待在SCLK线804上的时钟脉冲时，是否已经接收到另一个SSC。如果已经接收到另一个SSC，则两线从设备406可以在框902处恢复或重新开始等待。如果还没有接收到另一个SSC，则两线从设备406可以在框906处确定后-SSC超时是否到期。后-SSC超时可以被用于检测传送设备在SSC之后无法发送数据、或其它类型的信令错误。当后-SSC超时还没有到期时，两线从设备406可以继续在框902处等待。当后-SSC超时已经到期时，两线从设备404可以在框908处返回空闲状态。空闲状态可以对应于在传送总线停放周期(BPC)以终止正常的两线事务之后的两线从设备404的状态。
在一些实例中，当进行两线事务时，单线从设备404可以检测到错误的单线SSC。图10图示了在SDATA线1004上传送错误的单线SSC 1010的示例1000。在该示例1000中，总线主机在SDATA线1004上传送两线SSC 1006以发起两线事务。时钟信号被设置在SCLK 1002上。在事务处理过程中，具有值0xFF的字节被传送。奇偶校验位提供奇数奇偶校验，从而导致9位传输1008，其中SDATA线1004处于高状态。9位传输1008达到或超过针对在SDATA线1004上传送的单线SSC 1010的脉冲1012指定的最小持续时间。9位传输1008可以被认为或被称为错误的单线SSC。
在一些实现方式中，单线从设备404可以被配置为或被适配为，在已经检测到两线SSC 1006之后的最小时间段内忽略SDATA线1004上的传输。在一个示例中，由在单线从设备404中的线路接口电路产生的检测信号806(参见图8)可以适于提供多位信号，该多位信号指示何时已经检测到单线SSC，以及何时已经检测到两线SSC。线路接口电路可以产生检测信号806，该检测信号806在已经检测到两线SSC之后的配置时间段禁止单线接收器的操作。
图11是根据本文公开的某些方面的流程图1100，该流程图1100示出了其中在适于避免错误单线SSC检测的单线从设备404处检测到SSC的示例。在框1102处，单线从设备404测量SSC的持续时间。SSC的持续时间可以确定已经接收到的是单线SSC还是两线SSC。在框1104处，单线从设备404确定已经接收到哪种类型的SSC。当SSC的持续时间大于用于两线SSC 1006的最大持续时间时，则单线从设备404可以在框1106处进行单线事务。在框1106处完成事务之后，单线从设备404在框1108处进入后-BPC状态。当SSC的持续时间小于用于单线SSC 1010的最小持续时间时，单线从设备404可以在框1110处丢弃SSC。在框1112处，单线从设备404可以忽略和/或丢弃在SDATA线1004上的转变，直到单线从设备404在框1114处确定禁用时段已经到期为止，该禁用时段对应于包括最大数据报的两线事务的预期的持续时间。当单线从设备404确定禁用时段已经到期时，则单线从设备404在框1108处进入后BPC状态。
图12图示了与由单线从设备404在两线事务期间使用的禁用时段1208相关联的定时1200，根据本文公开的某些方面来配置单线从设备404。在图12中示出了用于两线事务1202、1204的定时的两个示例。第一事务1202的持续时间包括两线SSC 1214的持续时间和由RFFE协议限定的最短数据报1216的持续时间。第二事务1204的持续时间包括两线SSC1218的持续时间和由RFFE协议限定的最大长度数据报1220的持续时间。禁用时段1208包括第二事务1204的持续时间和保护带1210。示出了用于使用52MHz时钟信号的两线事务的定时1206。16字节扩展寄存器写入事务1212的持续时间可以以3μs来计算，在一些实现方式中其可以被视为最大长度数据报1220。对应的禁用时段1208为4μs，包括1μs的保护带1210。当使用26MHz的时钟信号处理两线事务时，16字节扩展寄存器写入事务的持续时间可以以6μs来计算，并且对应的禁用时段1208为7μs，包括1μs保护带1210。
图13图示了根据本文公开的某些方面的可以在单线事务中使用的两个调制模式1300、1320。根据某些方面，单线SSC以50％占空比传送并且在中点处包括转变。单线SSC的中点转变提供了明确的定时，该定时可以被用于指示最佳采样点和/或理想采样点1306和/或生成采样边沿以用于捕获PWM编码数据1304。单线SSC可以提供用于从相位调制信号1322解码相位调制数据1324的定时信息。
第一调制模式1300采用脉宽调制，其中数据被编码在于导线之上传送的PWM信号1302中的脉冲的宽度中。数据1304的位的值被编码在于PWM信号1302中传送的脉冲1308、1310的宽度中。通过使PWM信号1302转变为高电压状态来提供脉冲1308、1310，该高电压用于在本文中被称为脉冲宽度的持续时间。在该示例中，零位值被表示为短脉冲1310，而具有值“1”的位被表示为长脉冲1308。短脉冲1310可以被限定为小于传送时钟周期1312的一半的脉冲，而长脉冲1308可以被限定为大于传送时钟周期1312的一半的脉冲。因此，如通过理想采样点1306识别的，接收器可以在每个传送时钟周期1312的中间的采样点1306处捕获数据。
第二调制模式1320采用相位调制，其中数据被编码在于导线之上传送的相位调制的信号1322的脉冲内的转变方向上。在所示的示例中，数据1324被编码在于每个传送时钟周期1326的中心点处或中心点附近发生的转变中。零位值被编码为低电平到高电平的转变1330，而具有值“1”的位被表示为高电平到低电平的转变1328。
当单线SSC被用作单线事务中的脉宽调制和相位调制时，使用单线SSC作为定时参考可以限制可获得的数据速率，单线SSC的周期被限定为两线SSC的周期的倍数。降低的数据速率可以导致总线延迟增加，这可以防止串行总线在某些RFFE应用中的有效使用。在某些实现方式中，并且根据本文公开的某些方面，可以与单线SSC分离地提供用于解码脉宽调制的信号和相位调制的信号的定时信息。
图14是图示了与在单线SSC的传输之后提供定时信息有关的某些方面的定时图1400，其中定时信息配置了解码脉宽调制的信号和相位调制的信号的接收器。定时图1400的某些方面源自图6的定时图600，包括两线SSC 1412、1414和单线SSC 1416、1418的定时。定时图1400图示了使用源自内部时钟信号1402的不同的定时参考1404、1406、1408、1410的单线接口和两线接口以及对应的SSC脉冲生成的示例。
在图14中，位时间参考信令1420提供可以被用于解码来自STATA线的数据的定时信息。可以在单线SSC 1416之后的时钟周期中传送位时间参考信令1420。位时间参考信令1420可以被用于指示将要根据时钟信号中的定时提供的数据位间隔1422，该时钟信号具有与用于生成单线SSC脉冲的时钟信号不同的频率。每个数据位间隔1422可以承载在PWM信号1302中编码的一个或多个数据位或者根据本文公开的某些方面传送的相位调制信号1322。
如图15所示，在一些实现方式中，可以使用联合PWM和相位编码来增加数据速率。在图15中的定时图1500示出了PWM编码的信号1502和相位调制的信号1504，PWM编码的信号1502编码数据位的第一集合1512，相位调制的信号1504编码数据位的第二集合1514。PWM编码的信号1502或相位调制的信号1504图示了相应的调制技术的使用，以与根据本文公开的某些方面操作的单线从设备404交换数据。
在一些实现方式中，可以在每个传送时钟周期1508中编码两个数据位。可以将一位PWM调制技术和一位相位调制技术组合，以提供用于每个位间隔的四个信令模式。编码表1540图示了将两个位映射到用于在位间隔中被传送的联合编码信号的一个示例。一个位被用于选择相位并且一个位被用于选择脉冲宽度。在位值与相位或脉冲宽度之间的关系可以通过配置来限定。在一些实例中，可能无法分辨在位值与相位或脉冲宽度之间的一对一关系，并且可以任意分配四个可能的信令模式，以表示两位二进制数(范围从“00”到“11”)。
在所示的示例中，联合编码信号1506在每个传送时钟周期1508的边界1510、1516之间提供转变1518、1520。可以在边界1510、1516的定时中编码数据位的第一集合1512。在所示的示例中，在数据位的第一集合1512中的位值“1”导致更接近在传送时钟周期1508的开始处的边界1510的转变1518，以及数据位的第一集合1512的具有值“0”的位导致更接近在传送时钟周期1508的结束处的边界1516的转变1520。数据位的第二集合1514限定了设置在每个传送时钟周期1508的边界1510、1516之间的转变1518、1520的转变的方向。在数据位的第二集合1514中的位值“0”被编码为低电平到高电平的转变1518，而数据位的第二集合1514的具有值“1”的位表示从高电平到低电平的转变1520。
联合PWM和相位调制的使用可以被用于在单线操作模式下减少传送数据报所需的时间。在一些实现方式中，联合PWM和相位调制可以被用于在单线操作模式下增加数据有效载荷的大小。
用于单线数据链路的数据报
本文公开的某些方面提供了可以被用在硬件限制的数据链路中的优化协议。在一个示例中，基于RFFE协议的协议可以被用于管理和/或控制在串行总线之上的单线通信，该串行总线耦合两线从设备404与单线从设备406。在一些实现方式中，优化的协议限定或重新限定支持在RF前端设备之间的通信的数据报结构。图16示出了可以符合或兼容常规RFFE协议的数据报1600、1620。数据报1600、1620表示可以在由RFFE协议限定的数据报中传送的写命令。
第一数据报1600对应于具有限制的数据有效载荷的寄存器0写命令。数据报1600以两位SSC 1602的传输开始，其后是从地址1604或其它设备标识符的传输。在第一数据报1600中，从地址1604具有四个位。接下来传送8位命令字段1606，其中设置第一位1612以指示该命令是寄存器0写命令。命令字段1606还承载七位数据有效载荷。在第一数据报1600中，命令字段1606可以包括奇偶校验位1608，并且其后可以是总线停放信令1610。
数据报1620表示可以在由RFFE协议限定的数据报中传送的通用的写命令。数据报1620以两位SSC 1622的传输开始，其后是四位从地址1624或另一个设备标识符的传输。接下来传送8位命令码1626。命令码1626之后可以是奇偶校验位1628。传送地址字段1630，该地址字段1630(对于扩展寄存器写命令)可以具有8位长度或16位长度。地址字段1630之后可以是奇偶校验位1632。可以传送一个或多个数据帧1634，每个数据帧具有伴随的奇偶校验位1636。总线停放条件(BPC 1638)终止数据报1620。每个数据帧1634可以包括具有奇偶校验位1636的8位字节。
常规的RFFE总线架构采用两个接口线的两线总线，包括时钟线(SCLK)和数据线(SDATA)。在某些应用中，可以期望的是单线从设备404通过两线总线的单个线进行通信。
本文公开的某些方面提供了一种协议结构，该协议结构可以以最小的开销和减少的传输延迟来支持在单线数据链路之上的降低速度的操作。该协议可以被用于使用由单线SSC发起的数据报的PWM编码的数据的双向交换。在一些实现方式中，单线SSC可以提供用于在接收器处的PWM和/或相位调制解码的采样定时参考。在一些实现方式中，定时参考传送遵循单线SSC，以提供用于在接收器处的PWM和/或相位调制解码的采样定时参考。在一些方面，RFFE总线可以以多种模式操作，包括常规的两线RFFE模式和单线RFFE模式。
图17图示了根据本文公开的某些方面的数据报1700、1720、1760的示例，当激活延迟优化的协议时，可以由单线SSC发起数据报1700、1720、1760。可以不同地确定用于不同的应用或实现方式的数据报1700、1720、1740、1760的大小和配置。在一个示例中，位字段的配置和/或含义可以在应用和/或实现方式之间变化。在另一个示例中，各个字段的大小和/或数据报1700、1720、1740、1760可以在应用和/或实现之间变化。
在图17中，第一数据报1700包括6位寄存器地址字段1710，寄存器地址字段1710允许多达64个寄存器被直接寻址。在该示例中，单线SSC 1702提供了定时信息，该定时信息允许PWM和相位调制数据的解码。单线SSC 1702可以在一个时钟周期内提供50％的占空比。在其它示例中，可以期望的是在单线SSC 1702之后提供附加的位时间参考，以更改用于传输数据位的时钟速率。4位从地址字段1704可以被用于在耦合到串行总线的单线从设备404之间进行选择。从地址字段1704可以承载唯一的从标识符或选择多个单线从设备404的组标识符。从地址字段1704之后是1位写/读标识符1706，该1位写/读标识符1706在第一状态下指示要在寻址的一个或多个单线从设备404处执行写操作，并且在第二状态下指示要在寻址的一个或多个单线从设备404处执行读操作。
在一些实现方式中，提供了字节计数字段1708。所示的字节计数字段1708是1位字段，并且指示数据有效载荷1712承载一个或两个字节。字节计数字段1708可以较大以指示较大的有效载荷大小，或者可以省略以指示固定的有效载荷大小。可以通过配置来限定字节计数字段1708的内容的含义。例如，可以在一个字节或两个字节、无字节与一个字节、两个字节与四个字节或由配置指示的有效载荷大小的任何组合之间选择1位值。寄存器地址字段1710之后是控制字段的剩余位(在此是6位)并且可以消耗控制字段的剩余位。例如，在一些实现方式中，可以基于应用中的寻址需求通过配置独立地限定寄存器地址字段1710的大小。分组信令(诸如，2位BPC 1714)的末尾跟随数据有效载荷1712。
图17中的第二数据报1720包括6位寄存器寻址字段1730，6位寄存器地址字段1730允许多达64个寄存器被直接地寻址。利用奇偶校验位1732传送寄存器地址字段1730。在该示例中，单线SSC 1722提供允许PWM和相位调制数据的解码的定时信息。单线SSC 1722可以在一个时钟周期内提供50％的占空比。在其它示例中，可以期望在单线SSC 1722之后提供附加的位时间参考，以更改用于传送数据位的时钟速率。4位从地址字段1724可以被用于在耦合到串行总线的单线从设备404之间进行选择。从地址字段1724可以承载唯一的从标识符或选择多个单线从设备404的组标识符。从地址字段1724之后是1位写/读指示符1726，该1位写/读指示符1726在第一状态下指示要在寻址的一个或多个单线从设备404处执行的写操作，并且在第二状态下指示要在寻址的一个或多个单线从设备404处执行的读操作。
在一些实现方式中，提供了字节计数字段1728。所示的字节计数字段1728是1位字段，并且指示数据有效载荷1734承载具有附加的奇偶校验1736的一个或两个字节。字节计数字段1728可以更大以指示更大的有效载荷大小，或者可以省略以指示固定的有效载荷大小。可以通过配置来限定字节计数字段1728的内容的含义。例如，可以在一个字节与两个字节、无字节与一个字节、两个字节与四个字节或由配置指示的有效载荷大小的任何组合之间选择1位值。寄存器地址字段1730之后是控制字段的剩余位(在此是6位)并且可以消耗控制字段的剩余位。奇偶校验位1732可以提供如所配置的和/或基于实现方式需要的奇数奇偶校验或偶数奇偶校验。例如，在一些实现方式中，可以基于应用中的寻址需求通过配置独立地限定寄存器地址字段1730的大小。分组信令(诸如，2位BPC 1738)的末尾跟随数据有效载荷1734和相关联的奇偶校验1736。例如，可以由字节计数字段1728限定作为奇偶校验1736传送的位的数目，其中针对数据有效载荷1734中的每个字节传送一个奇偶校验位。
在图17中，第三数据报1740可以被用作修改的寄存器0写数据报。第三数据报1740包括5位寄存器地址字段1752，该5位寄存器地址字段1752允许多达32个寄存器被直接地寻址。在该示例中，单线SSC 1742提供了允许PWM和相位调制数据的解码的定时信息。单线SSC1742可以在一个时钟周期内被设置为50％的占空比。在其它示例中，可以期望在单线SSC1742之后提供附加的位时间参考，以更改用于传送数据位的时钟速率。4位从地址字段1744可以被用于在耦合到串行总线的单线从设备404之间进行选择。从地址字段1744可以承载唯一的从标识符或选择多个单线从设备404的组标识符。
在该示例中，从地址字段1744之后是1位寄存器0写指示符1746，该1位寄存器0写指示符1746可以将数据报1740标识为修改的寄存器0写数据报。修改的寄存器0写数据报可以具有预定的结构，其中可以针对特定目的重新限定一个或多个字段和/或位。当在串行总线之上处理低延迟事务时，修改的寄存器0写数据报可以最大化写入高优先级寄存器的数据量。
1位写/读指示符1748可以在第一状态下确定要在寻址的一个或多个单线从设备404处执行写操作，并且在第二状态下确定要在寻址的一个或多个单线从设备404处执行读操作。
在一些实现方式中，提供了字节计数字段1750。所示的字节计数字段1750是1位字段并且指示数据有效载荷1754承载一个字节或两个字节。字节计数字段1750可以更大以指示更大的有效载荷大小，或者可以省略以指示固定的有效载荷大小。可以通过配置来限定字节计数字段1750的内容的含义。例如，可以在一个字节或两个字节、无字节与一个字节、两个字节与四个字节或由配置指示的有效载荷大小的任何组合之间选择1位值。寄存器地址字段1752之后是控制字段的剩余位(在此是5位)并且可以消耗控制字段的剩余位。例如，在一些实现方式中，可以基于应用中的寻址需求通过配置独立地限定寄存器地址字段1752的大小。分组信令(诸如，2位BPC 1756)的末尾跟随数据有效载荷1754。
在图17中，第四数据报1760包括5位寄存器地址字段1772，该5位寄存器地址字段1772允许多达32个寄存器被直接地寻址。利用奇偶校验位1774传送寄存器地址字段1772。在该示例中，单线SSC1762提供了允许PWM和相位调制数据的解码的定时信息。单线SSC1762可以在一个时钟周期内被设置为50％的占空比。在其它示例中，可以期望在单线SSC 1762之后提供附加的位时间参考，以更改用于传送数据位的时钟速率。4位从地址字段1764可以被用于在耦合到串行总线的单线从设备404之间进行选择。从地址字段1764可以承载位移的从标识符或选择多个单线从设备404的组标识符。
在该示例中，从地址字段1764之后是1位寄存器0写指示符1766，该1位寄存器0写指示符1766可以将数据报1760标识为修改的寄存器0写数据报。修改的寄存器0写数据报可以具有预定的结构，其中可以针对特定目的重新限定一个或多个字段和/或位。当在串行总线之上处理低延迟事务时，修改的寄存器0写数据报可以最大化写入高优先级寄存器的数据量。
1位写/读指示符1768在第一状态下指示要在寻址的一个或多个单线从设备404处执行的写操作，并且在第二状态下指示要在寻址的一个或多个单线从设备404处执行的读操作。
在一些实现方式中，提供了字节计数字段1770。所示的字节计数字段1770是1位字段，并且指示数据有效载荷1776承载具有附加的奇偶校验1778的一个或两个字节。字节计数字段1770的大小可以增加以指示较大的有效载荷大小，或者可以省略以指示固定的有效载荷大小。可以通过配置限定字节计数字段1770的内容的含义。例如，可以在一个字节或两个字节、无字节与一个字节、两个字节与四个字节或由配置指示的有效载荷大小的任何组合之间选择1位值。寄存器地址字段1772之后是控制字段的剩余位(在此是5位)并且可以消耗控制字段的剩余位。奇偶校验位1774可以提供如所配置的和/或基于实现需要的奇数奇偶校验位或偶数奇偶校验位。例如，在一些实现方式中，可以基于应用中的寻址需求通过配置独立地限定寄存器地址字段1772的大小。分组信令(诸如，2位BPC 1780)的末尾跟随数据有效载荷1776和相关联的奇偶校验1778。例如，可以由字节计数字段1770限定作为奇偶校验1778传送的位的数目，其中针对数据有效载荷1776中的每个字节传送一个奇偶校验位。
在一些实现方式中，联合PWM和相位调制编码可以被用于增加在数据报1700、1720、1740、1760中的数据有效载荷1712、1734、1754、1776的大小。在一些示例中，当使用联合PWM和相位调制编码时，可以增加每个控制字段中的位数。在一些示例中，可以维持每个控制字段中的位数。在维持每个控制字段中的位数的示例中，可以改变某些字段的含义；例如，当使用联合PWM和相位调制编码时，字节计数字段1708、1728、1750、1770可以变成字计数字段。在一些示例中，可以改变某些控制字段中的位数。在维持每个控制字段中的位数的示例中，字节计数字段1708、1728、1750、1770的大小可以加倍，以反映数据有效载荷1712、1734、1754、1776的增加的大小。
本文公开的某些方面可以涉及在串行总线408之上的低延迟通信。可以根据RFFE协议等来操作串行总线408。在某些实现方式中，至少一个单线从设备404被耦合到串行总线408的SDATA线410，并且一个或多个两线从设备406被耦合到串行总线408的SDATA线410和SCLK线412。例如，两线从设备406可以被配置为使用常规的数据报进行通信，可以由RFFE协议限定该常规的数据报。单线从设备404可以被配置为使用针对在单线之上传输而优化的数据报进行通信。单线从设备404可以从SDATA线410提取时钟信号，其中时钟信号被嵌入在于SDATA线410之上传送的数据信号中。在一个示例中，使用PWM、相位调制或这些编码方案的一些组合来编码数据。
根据某些方面，耦合到串行总线的设备可以基于SSC的持续时间来区分单线通信模式和两线通信模式。在一些实例中，可以从单线SSC提取与PWM和相位调制编码有关的定时信息。在一些实例中，一个或多个附加的时钟周期可以被用于提供与PWM和相位调制编码有关的定时信息。
在某些实现方式中，可以利用限定串行总线408的各种操作方面的信息来配置耦合到串行总线408的设备402、404、406。在一个示例中，该信息可以限定SSC的配置和定时，被用于单线通信的编码类型，和/或被用于单线通信的数据报的结构、配置和大小，和/或设置在被用于单线通信的数据报中的各种字段的格式、大小和/或含义。
设备402、404、406可以被全局地配置和/或按组或单独地配置。例如，可以利用与单线数据报、SSC和编码技术有关的信息配置总线主机402和单线从设备404。在一些实例中，当单线通信不影响两线从设备406的操作时，不需要利用与单线通信有关的信息配置两线从设备406。
可以动态地并且可以基于应用要求执行配置。可以在设备上电之后和/或在系统初始化或配置期间执行配置。在一些实例中，在设备402、404、406期间和/或在系统组装或集成期间执行配置。
图18是示出了能够针对多种协议(包括延迟优化的协议)配置的单线从设备404的操作的流程图1800。在上电复位或初始化之后，单线从设备404可以在框1802处针对延迟优化的协议被配置，并且可以使用图17中示出的数据报1700、1720、1740、1760中的一个或多个数据报进行通信。延迟优化的协议可以被限定为在单线从设备404的制造、组装和/或集成期间的默认配置。在一些实例中，可以由应用修改默认配置。
在框1804处，单线从设备404在延迟优化的协议模式下操作，其中在SDATA线410之上处理的事务使用数据报1700、1720、1740、1760中的一个或多个数据报来交换信息。在框1806处，单线从设备404可以确定已经请求或命令协议模式中的改变。例如，可以请求或命令单线从设备404改变为传统的RFFE协议模式。在一些实例中，可以通过配置寄存器设置来发信号通知或实现在协议模式中的改变，其中可以由总线主机402和/或驻留在单线从设备404上的应用写入配置。在一个示例中，在框1808处，单线从设备404可以将协议模式改变为由MIPI联盟限定的标准指定的RFFE协议，包括RFFE协议的v2.1、v3.0或更高版本。如果在框1806处没有指示改变或不需要协议模式中的改变，则在框1804处，单线从设备404可以以延迟优化的协议模式继续。
在框1810处，单线从设备404可以开始在延迟RFFE协议模式下操作。在框1812处，单线从设备404可以确定已经请求或命令协议模式中的改变，其中已经请求或命令单线从设备404改变为延迟优化的协议模式。在一些实例中，可以通过配置寄存器设置来发信号通知或实现协议模式中的改变，其中可以由总线主机402和/或驻留在单线从设备404上的应用写入配置。在框1814处，单线从设备404可以切换到延迟优化的协议模式，并且然后在框1804处在延迟优化的协议模式下操作。如果在框1812处没有指示改变或不需要协议模式中的改变，则在框1810处，单线从设备404可以以传统RFFE协议模式继续。
处理电路和方法的示例
图19是示出用于装置1900的硬件实现方式的示例的图。在一些示例中，装置1900可以执行本文公开的一个或多个功能。根据本公开的各个方面，可以使用处理电路1902实现如本文公开的元件、或元件的任何部分、或元件的任何组合。处理电路1902可以包括由硬件和软件模块的一些组合控制的一个或多个处理器1904。处理器1904的示例包括微处理器、微控制器、数字信号处理器(DSP)、SoC、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、离散硬件电路以及被配置为执行贯穿本公开描述的各种功能的其它合适的硬件。一个或多个处理器1904可以包括专用处理器，该专用处理器执行特定的功能并且可以由软件模块1916中的一个软件模块配置、扩充或控制。可以通过在初始化期间加载的软件模块1916的组合来配置一个或多个处理器1904，并且由在操作期间加载或卸载一个或多个软件模块1916进一步配置。
在所示的示例中，可以利用通常由总线1910表示的总线架构来实现处理电路1902。取决于处理电路1902的特定应用和总体设计约束，总线1910可以包括任何数目的互连总线和桥接器。总线1910将包括一个或多个处理器1904的各种电路与存储器件1906链接在一起。存储器件1906可以包括存储器设备和大容量存储设备，并且在本文中可以被称为计算机可读介质和/或处理器可读介质。总线1910还可以链接各种其它电路，诸如定时源、计时器、外围设备、电压调节器以及电源管理电路。总线接口1908可以提供在总线1910与一个或多个收发器1912a、1912b之间的接口。收发器1912a、1912b可以被提供给由处理电路支持的每个联网技术。在一些实例中，多个联网技术可以共享在收发器1912a、1912b中找到的一些或全部电路系统或处理模块。每个收发器1912a、1912b提供一种用于与在传输介质之上的各种其它装置通信的装置。在一个示例中，收发器1912a可以被用于将装置1900耦合到多线总线。在另一个示例中，收发器1912b可以被用于将装置1900连接到无线电接入网络。取决于装置1900的性质，还可以提供用户接口1918(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且用户接口1918可以被直接地通信地耦合到总线1910或通过总线接口1908通信地耦合到总线1910。
处理器1904可以负责管理总线1910并且用于通用处理，该通用处理可以包括存储在计算机可读介质中的软件的执行，计算机可读介质可以包括存储器件1906。在这方面，包括处理器1904的处理电路1902可以被用于实现本文公开的任何方法、功能和技术。存储器件1906可以被用于存储在执行软件时由处理器1904操纵的数据，并且该软件可以被配置为实现本文公开的方法中的任何一种方法。
在处理电路1902中的一个或多个处理器1904可以执行软件。软件应该被广义地解释为指：指令、指令集合、代码、代码段、程序码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、功能、算法等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其它形式。软件可以以计算机可读形式驻留在存储器件1906中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储器件1906可以包括非暂时性计算机可读介质。例如，非暂时性计算机可读介质包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，光盘(CD)或数字通用盘(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒或键驱动器)、RAM、ROM、可编程只读存储器(PROM)、包括EEPROM的可擦写PROM(EPROM)、寄存器、可移动磁盘以及用于传送可以由计算机访问和读取的软件和/或指令的任何其它合适的介质。例如，计算机可读介质和/或存储器件1906还可以包括载波、传输线以及用于传送可以由计算机访问和读取的软件和/或指令的任何其它合适的介质。计算机可读介质和/或存储器件1906可以驻留在处理电路1902中、在处理器1904中、在处理电路1902的外部、或者被分布在包括处理电路1902的多个实体中。计算机可读介质和/或存储器件1906可以体现在计算机程序产品中。例如，计算机程序产品可以包括在包装材料中的计算机可读介质。本领域技术人员将认识到，取决于特定应用和施加于整个系统的总体设计约束，如何最佳地实现贯穿本公开呈现的所述功能。
存储器件1906可以维护在可加载的代码段、模块、应用、程序等中维护和/或组织的软件，该软件在此可以被称为软件模块1916。软件模块1916中的每个软件模块可以包括指令和数据，当这些指令和数据被安装或加载到处理电路1902上并且由一个或多个处理器1904执行时，有助于控制一个或多个处理器1904的操作的运行时图像1914。当执行时，某些指令可以导致处理电路1902执行根据本文描述的某些方法、算法和过程的功能。
软件模块1916中的一些软件模块可以在处理电路1902的初始化期间被加载，并且这些软件模块1916可以配置处理电路1902以使能本文公开的各种功能的执行。例如，一些软件模块1916可以配置处理器1904的内部设备和/或逻辑电路1922，并且可以管理对外部设备(诸如，收发器1912a、1912b、总线接口1908、用户接口1918、定时器、数学协处理器等)的访问。软件模块1916可以包括与中断处理器和设备驱动器交互的控制程序和/或操作系统，并且控制对由处理电路1902提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器1912a、1912b、用户接口1918等的访问。
处理电路1902的一个或多个处理器1904可以是多功能的，由此软件模块1916中的一些软件模块被加载并且被配置为执行不同的功能或相同功能的不同实例。例如，一个或多个处理器1904可以附加地适于管理响应于来自用户接口1918、收发器1912a、1912b以及设备驱动器的输入而发起的后台任务。为了支持多种功能的执行，一个或多个处理器1904可以被配置为提供多任务环境，从而根据需要或期望，将多个功能中的每个功能实现为由一个或多个处理器1904服务的任务的集合。在一个示例中，可以使用分时共享程序1920来实现多任务环境，该分时共享程序1920在不同的任务之间传递处理器1904的控制，由此，每个任务在完成任何未完成的操作之后和/或响应于输入(诸如，中断)将一个或多个处理器1904的控制返回给分时共享程序1920。当任务具有一个或多个处理器1904的控制时，处理电路被有效地专用于由与控制任务相关联的功能所解决的目的。分时共享程序1920可以包括：操作系统，基于循环转移控制的主循环，根据功能的优先级分配一个或多个处理器1904的控制的功能，和/或通过将一个或多个处理器1904的控制提供给处理功能来响应外部事件的中断驱动主循环。
用于优化虚拟GPIO延迟的方法可以包括解析各种输入源的动作，输入源包括要传送的GPIO信号状态、参数和/或消息的源。输入源可以包括硬件事件、配置数据、掩码参数和寄存器地址。可以采用特定于分组的延迟估计器来基于解析参数估计用于对应的分组类型的延迟。基于针对可用分组类型计算或确定的最小延迟，来选择要用于传输的分组类型。可以使用命令码来标识所选择的分组类型，命令码可以利用要传送的有效载荷来提供给打包器。命令码还可以反映要被用于传送有效载荷的协议。在一些实现方式中，可以根据不同协议或一个或多个协议的不同变型来操作用于传送有效载荷的物理链路。可以基于与各种可用协议或协议的变型相关联的延迟来选择要被用于传送有效载荷的协议。
图20是可以由耦合到串行总线的主设备执行的方法的流程图2000。一个或多个单线从设备以及一个或多个两线从设备可以被耦合到串行总线。主设备可以与单线从设备交换PWM编码的数据的帧和/或相位编码的数据的帧。
在框2002处，主设备可以在串行总线的数据线之上传送SSC。SSC指示是否与由SSC发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中。时钟线被耦合到两线从设备并且不被耦合到单线从设备。当两线从设备参与事务时，时钟脉冲被传送。当单线从设备参与事务时，时钟脉冲被抑制。
在框2004处，主设备可以确定要在串行总线之上进行的通信的类型。SSC的持续时间对应于通信的类型。在各种示例中，当指示时钟脉冲要被同时地设置在时钟信号中时，SSC具有第一持续时间，并且当指示没有时钟脉冲要被同时地设置在时钟信号中时，SSC具有第二持续时间，第二持续时间比第一持续时间更长。在一个示例中，在单线事务之前的单线SSC的持续时间大于两线事务之前的两线SSC的持续时间。当SSC的持续时间超过两线SSC的持续时间时，主设备可以继续进行到框2008。当SSC的持续时间不超过两线SSC的持续时间时，则主设备可以继续进行到框2006。
在框2006处，当SSC指示时钟脉冲要被同时地设置在时钟信号中时，主设备可以在串行总线之上传送第一数据报。利用在时钟信号中的脉冲传送第一数据报以使能两线从设备，以接收第一数据报。
在框2008处，当SSC指示没有时钟脉冲要被同时地设置在时钟信号中时，主设备可以在串行总线之上传送第二数据报。在具有嵌入式定时信息的数据信号中传送第二数据报。第二数据报可以被定向到一个或多个单线从设备。
在一些实例中，串行总线可以被保留或被配置用于单线操作。在一个示例中，串行总线可以被耦合到单线从设备404，并且没有两线从设备406被耦合到串行总线或在串行总线上是活动的。在另一个示例中，耦合到串行总线的所有设备都被配置和/或限制为单线通信模式。当禁用或禁止两线通信模式时，总线主机可以抑制具有第一持续时间的SSC的传输，从而为单线通信模式保留串行总线。
在一些实例中，当确定数据线和时钟线空闲时，传送SSC包括在抑制在时钟线上的转变时导致数据线的信令状态从第一电压电平转变为第二电压电平。空闲信令状态可以由配置寄存器限定为第一电压电平或第二电压电平。脉冲的活动电平可以与空闲状态相反。
在某些示例中，使用脉宽调制编码器将第一数据编码在数据信号中。可以使用相位调制编码器将第二数据编码在数据信号中。在传送第二数据报之前，主设备可以在数据线之上传送位-定时参考。主设备可以使用第一时钟频率来控制SSC的定时。主设备可以使用第二时钟频率脉宽调制数据信号。主设备可以响应于在位-定时参考中的定时信息来选择第二时钟频率。
图21是示出了用于采用处理电路2102的装置2100的硬件实现方式的简化的示例的图。处理电路通常具有控制器或处理器2116，该控制器或处理器2116可以包括一个或多个微处理器、微控制器、数字信号处理器、定序器和/或状态机。可以利用总线架构实现处理电路2102，该总线架构通常由总线2110表示。总线2110可以包括取决于处理电路2102的特定应用和总体设计约束的任何数目的互连总线和桥接器。总线2110将各种电路链接在一起，这些电路包括由控制器或处理器2116、模块或电路2104、2106和2108以及处理器可读存储介质2118表示的一个或多个处理器和/或硬件模块。一个或多个物理层电路和/或模块2114可以被设置为通过天线或天线阵列2122(例如到无线电接入网络)等支持在使用多线总线2112实现的通信链路之上的通信。总线2110还可以链接各种其它电路，诸如定时源、外围设备、电压调节器以及电源管理电路，这在本领域中是众所周知的，因此将不再赘述。
处理器2116负责一般处理，包括存储在处理器可读存储介质2118上的软件、代码和/或指令的执行。处理器可读存储介质可以包括非暂时性存储介质。当由处理器2116执行时，该软件导致处理电路2102执行上文针对任何特定装置描述的各种功能。当执行软件时，处理器可读存储介质可以被用于存储由处理器2116操纵的数据。处理电路2102进一步包括模块2104、2106和2108中的至少一个模块。模块2104、2106和2108可以是在处理器2116中运行的驻留/存储在处理器可读存储介质2118中的软件模块、耦合到处理器2116的一个或多个硬件模块或其一些组合。模块2104、2106和2108可以包括微控制器指令、状态机配置参数或其一些组合。
在一种配置中，装置2100包括适于提供SSC的模块和/或电路2104，该SSC指示是否要在串行总线之上处理单线事务或两线事务。装置2100可以包括适于在PWM或相位调制的数据报中编码数据的模块和/或电路2106，以及适于配置和构造针对单线事务和两线事务优化的数据报的模块和/或电路2108。
在一个示例中，装置2100包括物理层电路和/或模块2114，该物理层电路和/或模块2114实现适于将装置2100耦合到串行总线的接口电路。装置2100可以具有协议控制器，该协议控制器被配置为在串行总线的数据线之上传送SSC，该SSC指示是否与由SSC发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中，当SSC指示时钟脉冲要被同时地设置在时钟信号中时，在串行总线之上传送第一数据报，并且当SSC指示没有时钟脉冲要被同时地设置在时钟信号中时，在串行总线之上传送第二数据报。可以在具有嵌入式定时信息的数据信号中传送第二数据报。
当指示时钟脉冲要被同时地设置在时钟信号中时，SSC可以具有第一持续时间，并且当指示没有时钟脉冲要被同时地设置在时钟信号中时，SSC可以具有第二持续时间，第一持续时间比第二持续时间更长。
装置2100可以包括脉宽调制编码器和/或相位调制编码器，脉宽调制编码器被配置为将第一数据编码在数据信号中，相位调制编码器被配置为将第二数据编码在数据信号中。
在一些实现方式中，协议控制器进一步被配置为在传送第二数据报之前在数据线之上传送位-定时参考。协议控制器可以进一步被配置为使用第一时钟频率控制SSC的定时，并且使用第二时钟频率脉宽调制数据信号。可以响应于位-定时参考来选择第二时钟频率。
处理器可读存储介质2118可以包括暂时性存储设备或非暂时性存储设备，暂时性存储设备或非暂时性存储设备被配置为存储用于实现本文公开的一个或多个方法或过程的代码、指令和/或参数。处理器可读存储介质2118可以包括用于在串行总线的数据线之上传送SSC的代码，该SSC指示是否与由SSC发起的事务同时地将时钟脉冲设置在串行总线的时钟线上的时钟信号中。当SSC指示时钟脉冲要被同时地设置在时钟信号中时，处理器可读存储介质2118可以包括用于在串行总线之上传送第一数据报的代码，并且当SSC指示没有时钟脉冲要被同时地设置在时钟信号中时，处理器可读存储介质2118可以包括用于在串行总线之上传送第二数据报的代码。可以在具有嵌入式定时信息的数据信号中传送第二数据报。
图22是可以由耦合到串行总线的单线从设备执行的方法的流程图2200。至少一个总线主机被耦合到串行总线。一个或多个单线从设备以及一个或多个两线从设备可以被耦合到串行总线。主设备可以与单线从设备交换PWM编码的数据的帧和/或相位编码的数据的帧。
在框2202处，单线从设备可以从串行总线的数据线接收第一SSC。第一SSC指示在第一SSC之后传送第一数据报将与在串行总线的时钟线上传送的时钟信号中的时钟脉冲一起同时地被传送。在框2204处，单线从设备可以从数据线接收第二SSC。第二SSC可以指示在第二SSC之后传送的第二数据报将与在数据信号中的嵌入式时钟信息一起被传送。第一SSC和第二SSC具有不同的持续时间。在框2206处，单线从设备可以忽略第一数据报。在框2208处，单线从设备可以解调数据信号以提取第二数据报。
在某些实现方式中，单线从设备可以使用脉宽调制解码器来解调数据信号。单线从设备可以使用相位调制解码器来解调数据信号。在接收第二SSC之后，单线从设备可以从数据线接收位-定时参考。单线从设备可以使用从位-定时参考获取的定时信息配置脉宽调制解码器。
图23是示出了用于采用处理电路2302的装置2300的硬件实现方式的简化示例的图。处理电路通常具有控制器或处理器2316，该控制器或处理器2316可以包括一个或多个微处理器、微控制器、数字信号处理器、定序器和/或状态机。可以利用总线架构实现处理电路2302，总线架构通常由总线2310表示。取决于处理电路2302的特定应用和总体设计约束，总线2310可以包括任何数目的互连总线和桥接器。总线2310将各种电路链接在一起，该电路包括由控制器或处理器2316、模块或电路2304、2306、2308以及处理器可读存储介质2318表示的一个或多个处理器和/或硬件模块。一个或多个物理层电路和/或模块2314可以被设置为通过天线或天线阵列2322(例如到无线电接入网络)等，支持在使用多线总线2312实现的通信链路之上的通信。总线2310还可以链接各种其它电路，诸如定时源、外围设备、电压调节器以及电源管理电路，这在本领域中是众所周知的，因此将不再赘述。
处理器2316负责一般处理，包括存储在存储器可读存储介质2318上的软件、代码和/或指令的执行。处理器可读存储介质可以包括非暂时性存储介质。当由处理器2316执行时，该软件导致处理电路2302执行上文针对任何特定装置描述的各种功能。当执行软件时，处理器可读存储介质可以被用于存储由处理器2316操纵的数据。处理电路2302进一步包括模块2304、2306和2308中的至少一个模块。模块2304、2306和2308可以是在处理器2316中运行的驻留/存储在处理器可读存储介质2318中的软件模块、耦合到处理器2316的一个或多个硬件模块或其一些组合。模块2304、2306和2308可以包括微控制器指令、状态机配置参数或其一些组合。
在一种配置中，装置2300包括适于处理SSC的模块和/或电路2304，该SSC指示是否要在串行总线之上处理单线事务或两线事务。装置2300可以包括模块和/或电路2306以及模块和/或电路2308，模块和/或电路2306适于解码来自PWM或相位调制的数据报的数据，模块和/或电路2308适于解构针对单线事务和两线事务优化的数据报。
在一个示例中，装置2300包括物理层电路和/或模块2314，该物理层电路和/或模块2314实现适于将装置2300耦合到串行总线的接口电路。装置2300可以具有协议控制器，该协议控制器被配置为：从串行总线的数据线接收第一SSC，该SSC指示在第一SSC之后传送的第一数据报将与在串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地被传送；从数据线接收第二SSC，第二SSC指示在第二SSC之后传送的第二数据报将与在数据信号中的嵌入式时钟信息一起被传送；忽略第一数据报；并且解调数据信号以提取第二数据报。
第一SSC和第二SSC可以具有不同的持续时间。协议控制器可以进一步被配置为使用脉宽调制解码器以解调数据信号。协议控制器可以进一步被配置为使用相位调制解码器以解调数据信号。协议控制器可以进一步被配置为在接收第二SSC之后从数据线接收位-定时参考。协议控制器可以进一步被配置为使用从位-定时参考获取的定时信息配置脉宽调制解码器。
处理器可读存储介质2318可以包括暂时性存储设备或非暂时性存储设备，该暂时性存储设备或非暂时性存储设备被配置为存储用于实现本文公开的一个或多个方法或过程的代码、指令和/或参数。处理器可读存储介质2318可以包括用于从串行总线的数据线接收第一SSC的代码，该第一SSC指示在SSC之后传送的第一数据报将与在串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地被传送。处理器可读存储介质2318可以包括用于从数据线接收第二SSC的代码，该第二SSC指示在第二SSC之后传送的第二数据报将与在数据信号中的嵌入式时钟信息一起被传送。处理器可读存储介质2318可以包括用于解调数据信号的代码，以当忽略第一数据报时提取第二数据报。
应当理解，所公开的过程中的步骤的特定顺序或层次是示例性方法的说明。基于设计偏好，应当理解，可以重新排列过程中的步骤的特定顺序或层次。此外，可以组合或省略一些步骤。所附方法权利要求以示例顺序呈现了各个步骤的元素，并且不意味着被限制于所呈现的特定顺序或层次。
提供先前的描述以使本领域的任何技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员而言将是显而易见的，并且本文中限定的一般原理可以被施加到其它方面。因此，权利要求不旨在被限制于本文所示的方面，而是应被赋予与语言权利要求一致的完整范围，其中除非特别声明，否则以单数形式提及元件并不旨在表示“一个且只有一个”而是“一个或多个”。除非另有明确说明，否则术语“一些”是指一个或多个。本领域普通技术人员已知或以后将知道的，贯穿本公开所描述的各个方面的元件的所有结构和功能等同物均通过引用被明确地并入本文，并且旨在由权利要求覆盖。而且，无论在权利要求中是否明确叙述了本文公开的内容，都不打算将其公开给公众。除非使用短语“用于…的手段”明确地叙述该元素，否则任何权利要求元素都不应被解释为手段加功能。

Claims (28)

1.一种数据通信的方法，包括：
在串行总线的数据线之上传送序列开始条件，所述序列开始条件指示是否要与由所述序列开始条件发起的事务同时地将时钟脉冲设置在所述串行总线的时钟线上的时钟信号中；
当所述序列开始条件指示所述时钟脉冲要被同时地设置在所述时钟信号中时，在所述串行总线之上传送第一数据报；
当所述序列开始条件指示没有时钟脉冲要被同时地设置在所述时钟信号中时，在所述串行总线之上传送第二数据报，其中在具有嵌入式定时信息的数据信号中传送所述第二数据报；以及
当所述串行总线被保留用于单线通信模式时，抑制指示所述时钟脉冲要被同时地设置在所述时钟信号中的序列开始条件的传送。
2.根据权利要求1所述的方法，其中当指示所述时钟脉冲要被同时地设置在所述时钟信号中时，所述序列开始条件具有第一持续时间，并且当指示没有时钟脉冲要被同时地设置在所述时钟信号中时，所述序列开始条件具有第二持续时间，所述第二持续时间比所述第一持续时间更长。
3.根据权利要求1所述的方法，其中使用脉宽调制编码器将第一数据编码在所述数据信号中。
4.根据权利要求3所述的方法，其中使用相位调制编码器将第二数据编码在所述数据信号中。
5.根据权利要求3所述的方法，进一步包括：
在传送所述第二数据报之前，在所述数据线之上传送位-定时参考。
6.根据权利要求5所述的方法，进一步包括：
使用第一时钟频率控制所述序列开始条件的定时；以及
使用第二时钟频率脉宽调制所述数据信号。
7.根据权利要求6所述的方法，其中由所述位-定时参考标识所述第二时钟频率。
8.根据权利要求1所述的方法，其中传送所述序列开始条件包括：
当所述数据线和所述时钟线被确定为空闲时，在抑制所述时钟线上的转变的同时，引起所述数据线的信令状态从第一电压电平转变到第二电压电平，其中由配置寄存器将空闲信令状态限定为所述第一电压电平或所述第二电压电平。
9.一种数据通信装置，包括：
接口电路，适于将所述装置耦合到串行总线的两条线；以及
协议控制器，被配置为：
在所述串行总线的数据线之上传送序列开始条件，所述序列开始条件指示是否要与由所述序列开始条件发起的事务同时地将时钟脉冲设置在所述串行总线的时钟线上的时钟信号中；
当所述序列开始条件指示所述时钟脉冲要被同时地设置在所述时钟信号中时，在所述串行总线之上传送第一数据报；
当所述序列开始条件指示没有时钟脉冲要被同时地设置在所述时钟信号中时，在所述串行总线之上传送第二数据报，其中在具有嵌入式定时信息的数据信号中传送所述第二数据报；以及
当所述串行总线被保留用于单线通信模式时，抑制指示所述时钟脉冲要被同时地设置在所述时钟信号中的序列开始条件的传送。
10.根据权利要求9所述的装置，其中当指示所述时钟脉冲要被同时地设置在所述时钟信号中时，所述序列开始条件具有第一持续时间，并且当指示没有时钟脉冲要被同时地设置在所述时钟信号中时，所述序列开始条件具有第二持续时间，所述第二持续时间比所述第一持续时间更长。
11.根据权利要求9所述的装置，进一步包括：
脉宽调制编码器，被配置为将第一数据编码在所述数据信号中。
12.根据权利要求11所述的装置，进一步包括：
相位调制编码器，被配置为将第二数据编码在所述数据信号中。
13.根据权利要求11所述的装置，其中所述协议控制器进一步被配置为：
在传送所述第二数据报之前，在所述数据线之上传送位-定时参考。
14.根据权利要求13所述的装置，其中所述协议控制器进一步被配置为：
使用第一时钟频率控制所述序列开始条件的定时；以及
使用第二时钟频率脉宽调制所述数据信号。
15.根据权利要求14所述的装置，其中由所述位-定时参考标识所述第二时钟频率。
16.根据权利要求9所述的装置，其中所述协议控制器通过以下方式传送所述序列开始条件：
当所述数据线和所述时钟线被确定为空闲时，在抑制所述时钟线上的转变的同时，引起所述数据线的信令状态从第一电压电平转变到第二电压电平，其中由配置寄存器将空闲信令状态限定为所述第一电压电平或所述第二电压电平。
17.一种数据通信的方法，包括：
从串行总线的数据线接收第一序列开始条件，所述第一序列开始条件指示要将在所述第一序列开始条件之后传送的第一数据报与在所述串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地传送；
从所述数据线接收第二序列开始条件，所述第二序列开始条件指示要将在所述第二序列开始条件之后传送的第二数据报与在数据信号中的嵌入式时钟信息一起传送；
忽略所述第一数据报；
解调所述数据信号以提取所述第二数据报；
当所述串行总线被保留用于单线通信模式时，抑制指示所述时钟脉冲要被同时地设置在所述时钟信号中的序列开始条件的传送。
18.根据权利要求17所述的方法，其中所述第一序列开始条件和所述第二序列开始条件具有不同的持续时间。
19.根据权利要求17所述的方法，进一步包括：
使用脉宽调制解码器解调所述数据信号。
20.根据权利要求19所述的方法，进一步包括：
使用相位调制解码器解调所述数据信号。
21.根据权利要求19所述的方法，进一步包括：
在接收所述第二序列开始条件之后，从所述数据线接收位-定时参考。
22.根据权利要求21所述的方法，进一步包括：
使用从所述位-定时参考获取的定时信息，来配置所述脉宽调制解码器。
23.一种装置，包括：
接口电路，适于将所述装置耦合到串行总线的线；以及
处理器，被配置为：
从所述串行总线的数据线接收第一序列开始条件，所述第一序列开始条件指示要将在所述第一序列开始条件之后传送的第一数据报与在所述串行总线的时钟线上传送的时钟信号中的时钟脉冲同时地传送；
从所述数据线接收第二序列开始条件，所述第二序列开始条件指示要将在所述第二序列开始条件之后传送的第二数据报与在数据信号中的嵌入式时钟信息一起传送；
忽略所述第一数据报；
解调所述数据信号以提取所述第二数据报；
当所述串行总线被保留用于单线通信模式时，抑制指示所述时钟脉冲要被同时地设置在所述时钟信号中的序列开始条件的传送。
24.根据权利要求23所述的装置，其中所述第一序列开始条件和所述第二序列开始条件具有不同的持续时间。
25.根据权利要求23所述的装置，进一步包括：
脉宽调制解码器，被配置为解调所述数据信号。
26.根据权利要求25所述的装置，进一步包括：
相位调制解码器，被配置为解调所述数据信号。
27.根据权利要求25所述的装置，其中所述处理器进一步被配置为：
在接收所述第二序列开始条件之后，从所述数据线接收位-定时参考。
28.根据权利要求27所述的装置，其中所述处理器进一步被配置为：
使用从所述位-定时参考获取的定时信息，来配置所述脉宽调制解码器。
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