CN112636807B - 基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统 - Google Patents

基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统 Download PDF

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Abstract

本申请提供一种基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统;基带拉远传输装置包括连接基站的近端接口电路和通过导线连接的至少一个连接拉远覆盖单元的远端接口电路;近端接口电路用于将基站的下行基带IQ数据及控制量转换成以太网格式的下行数据包,并通过导线传输至远端接口电路,解析上行数据包得到上行通信数据;远端接口电路用于解析下行数据包得到下行通信数据传输至拉远覆盖单元进行覆盖发射,将拉远覆盖单元的上行基带IQ数据及状态量转换成以太网格式的上行数据包,并通过导线发送至近端接口电路;该技术在保留毫微基站原有优势的基础上,降低了采用基带拉远后对毫微基站的成本优势的影响,提升了毫微基站的覆盖范围。

Description

基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统
技术领域
本发明涉及移动通信技术领域,具体而言,本申请涉及一种基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统。
背景技术
在当前的LTE(Long Term Evolution,长期演进)移动通信网络建设过程中,移动运营商最关注的是LTE信号覆盖问题,为了增加覆盖范围,往往会在无线通信中采用基带拉远传输技术,当前常规的基带拉远传输技术最主要的通讯模式是借助光纤通信近端机(如宏基站)与远端机RRU(Remote Radio Unit,射频拉远单元)之间进行数据和指令通信,采用CPRI(Common Public Radio Interface,通用公共无线接口)协议作为接口传输协议。
目前,LTE移动通信网络中大量采用Femto(指家庭基站)或者smallcell (指低功率的无线接入节点)这类低成本的毫微基站,这些毫微基站建网和施工比较灵活,但这些毫微基站发射功率较小,为了扩大其信号覆盖范围也会采用基带拉远传输,然而,常规的光纤基带拉远的传输方式虽然比较可靠,但是光模块和光纤等成本高,施工难度大,而且供电也存在困难,对于Femto 或者smallcell这类低成本的毫微基站来说,考虑到光模块、光纤、施工及供电等成本,如果采用了拉远传输技术,则严重影响了Femto或者smallcell这类低成本的毫微基站所具有的低成本优势;由此可见,现有的基带拉远传输技术无法在满足Femto或者smallcell这类毫微基站原有低成本优势的情况下进一步扩大其信号覆盖范围。
发明内容
本发明的目的旨在至少能解决上述的技术缺陷之一,提供了一种基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统,实现了在满足Femto 或者smallcell这类毫微基站原有低成本优势的情况下以进一步扩大其信号覆盖范围。
在第一方面:
本申请提供一种基带拉远传输装置,包括:连接基站的近端接口电路和至少一个连接拉远覆盖单元的远端接口电路;其中,所述近端接口电路与远端接口电路通过导线连接;
所述近端接口电路用于将基站的下行基带IQ数据及控制量转换成以太网格式的下行数据包,并通过所述导线传输至所述远端接口电路;所述近端接口电路还用于接收拉远覆盖单元传输的以太网格式的上行数据包,解析所述上行数据包得到上行通信数据发送至基站进行处理;
所述远端接口电路用于接收所述下行数据包,解析所述下行数据包得到所述下行通信数据,并将所述下行通信数据传输至拉远覆盖单元进行覆盖发射;所述远端接口电路还用于将拉远覆盖单元的上行基带IQ数据及状态量转换成以太网格式的上行数据包,并通过所述导线发送至所述近端接口电路。
在一个实施例中,所述近端接口电路包括近端FPGA芯片、第一PHY 芯片和第一网口插座;其中,所述近端FPGA芯片上设有嵌入IP核的第一MAC控制器;
所述远端接口电路包括远端FPGA芯片、第二PHY芯片和第二网口插座;其中,所述远端FPGA芯片上设有嵌入IP核的第二MAC控制器。
所述第一网口插座和第二网口插座通过导线进行连接。
在一个实施例中,所述近端接口电路还包括第一时钟模块,所述远端接口电路还包括第二时钟模块;
所述第一时钟模块用于锁定基站的第一时钟系统,将同步后的参考时钟通过所述导线传输至所述第二时钟模块;
所述第二时钟模块用于恢复出所述同步后的参考时钟,锁定拉远覆盖单元的第二时钟系统,完成所述第一时钟系统和所述第二时钟系统的频率同步。
在一个实施例中,所述第一时钟模块用于接收GPS 1PPS进行同步,将同步时钟信号发送至近端FPGA芯片锁定基站的时钟系统,向第一PHY芯片提供PHY工作时钟,并通过第一PHY芯片将所述同步时钟信号发送至所述第二PHY芯片;
所述第一PHY芯片将同步时钟信号通过所述导线传递至第二PHY芯片;
所述第二时钟模块用于通过SYNCE功能从第二PHY芯片恢复出同步时钟,将同步时钟信号发送至远端FPGA芯片锁定拉远覆盖单元的时钟系统,以及向第二PHY芯片提供PHY工作时钟,完成时钟系统频率同步。
在一个实施例中,所述近端FPGA芯片用于通过基站自定义的IEEE 1588 ACR协议,将时钟相位同步信息通过所述导线传输至拉远覆盖单元的远端FPGA芯片;
所述远端FPGA芯片用于根据IEEE 1588 ACR协议进行空口同步相位解析出时钟相位同步信息并对拉远覆盖单元进行时钟相位同步;其中,所述拉远覆盖单元按照同步后的时钟相位进行上行接收及下行发射。
在一个实施例中,所述近端接口电路还包括第一变压器和PSE供电电路,所述远端接口电路还包括第二变压器和POE供电电路;
其中,所述第一变压器连接在所述第一PHY芯片与第一网口插座之间,所述第二变压器连接在所述第二网口插座与第二PHY芯片之间;
所述PSE供电电路用于向所述第一变压器提供电源,所述电源经过所述第一变压器变压进行变压,通过所述导线传输至第二变压器;
所述POE供电电路从所述第二变压器提取出电源,向拉远覆盖单元进行供电。
在第二方面:
本申请提供一种基站,包括:近端FPGA芯片以及上述的近端接口电路;
所述基站通过该近端接口电路连接至少一个拉远覆盖单元;其中,所述拉远覆盖单元上设有上述的远端接口电路;所述近端接口电路与远端接口电路通过导线连接。
在第三方面:
本申请提供一种拉远覆盖单元,包括:远端FPGA芯片、上述的远端接口电路、射频电路以及覆盖天线;
所述拉远覆盖单元通过该远端接口电路连接至基站;其中,所述基站设有上述的近端接口电路;所述远端接口电路与近端接口电路通过导线连接。
在第四方面:
本申请提供一种无线覆盖系统,包括上述的基站和上述的拉远覆盖单元。
在一个实施例中,所述拉远覆盖单元的数量为n个,所述近端FPGA 芯片的数量为一个,所述近端FPGA芯片上设有n个嵌入IP核的第一MAC 控制器;n≥2。
本申请的技术方案,具有如下技术效果:
通过设置连接基站的近端接口电路和至少一个连接拉远覆盖单元的远端接口电路,由导线进行连接,利用以太网传输协议实现了基站和拉远覆盖单元直接的数据包传输,实现了基站的拉远传输目的,在保留毫微基站原有优势的基础上,降低了采用基带拉远后对毫微基站的成本优势的影响,提升了毫微基站的覆盖范围。
本申请的技术方案适用于Femto或者smallcell等这类低成本毫微基站上,可以满足2G、3G和4G制式传输要求,扩大了smallcell和femto等毫微基站的信号覆盖范围,提高其网络覆盖效果和客户体验。
进一步的,基站可以通过导线为拉远覆盖单元进行供电,减少了拉远覆盖单元的供电设备成本,降低了施工难度。
更进一步的,本申请采用以太网技术进行数据传输,基于以太网技术中的MAC层和PHY层实现,MAC控制器可以采用嵌入式IP核的方式直接在近端机或远端机的FPGA芯片上实现,无需再额外增加MAC芯片,由此可以进一步降低硬件成本。
本发明附加的方面和优点将在下面的描述中部分给出,这些将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解,其中:
图1是本申请所提供的一种无线覆盖系统的结构示意图;
图2是本申请所提供的另一种无线覆盖系统的结构示意图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
本技术领域技术人员可以理解,除非特意声明,这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是,本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件,但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解,当我们称元件被“连接”或“耦接”到另一元件时,它可以直接连接或耦接到其他元件,或者也可以存在中间元件。此外,这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
本技术领域技术人员可以理解,除非另外定义,这里使用的所有术语 (包括技术术语和科学术语),具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语,应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样被特定定义,否则不会用理想化或过于正式的含义来解释。
本申请提供的技术方案,特别适用于类似于Femto或者smallcell这类毫微基站场景中,通过本申请提供的技术,实现了在满足Femto或者smallcell 这类毫微基站原有低成本优势的情况下以进一步扩大其信号覆盖范围。
基于该技术目的,本申请实施例提供了一种基带拉远传输装置、基站、拉远覆盖单元及无线覆盖系统。
为了便于描述,本申请通过相关实施例和附图来对各个发明主题方案进行描述,各个实施例之间相互通用,其中,本申请中的近端机是指基站,特别是指毫微基站,远端机是指拉远覆盖单元,采用的局域网技术主要是以太网技术,导线可以使用双绞线、网线等,下文以双绞线为实施例进行阐述。
参考图1,图1是本申请所提供的一种无线覆盖系统的结构示意图,通过该结构示意图,示出了各个实施例的相关应用场景。
在一个实施例中,本申请提供一种基带拉远传输装置,包括:连接基站的近端接口电路和至少一个连接拉远覆盖单元的远端接口电路;其中,近端接口电路与远端接口电路通过导线连接;
近端接口电路用于将基站的下行基带IQ数据(I分量和Q分量的基带信号)及控制量转换成以太网格式的下行数据包,并通过导线传输至远端接口电路;近端接口电路还用于接收拉远覆盖单元传输的以太网格式的上行数据包,解析上行数据包得到上行通信数据发送至基站进行处理;
远端接口电路用于接收下行数据包,解析下行数据包得到下行通信数据,并将下行通信数据传输至拉远覆盖单元进行覆盖发射;远端接口电路还用于将拉远覆盖单元的上行基带IQ数据及状态量转换成以太网格式的上行数据包,并通过导线发送至近端接口电路。
本实施例中,通过设置连接基站的近端接口电路和至少一个连接拉远覆盖单元的远端接口电路,由导线进行连接,成本较低,且现场布线和施工难度降低,适应于毫微基站进一步拉远覆盖,同时利用以太网传输协议实现了基站和拉远覆盖单元直接的数据包传输,实现了基站的拉远传输目的,在保留毫微基站原有优势的基础上,降低了通用的光纤基带拉远技术对于毫微基站的成本优势的影响,对目前LTE通信网络进行了良好补充,提升了毫微基站的覆盖范围。
为了更加清晰本申请的技术方案,下面结合附图阐述更多实施例。
在一个实施例中,如图1所示,近端接口电路包括近端FPGA(Field ProgrammableGate Array,可编程的逻辑列阵)芯片、第一PHY(Physical Layer,物理层)芯片和第一网口插座;其中,近端FPGA芯片上设有嵌入IP核的第一MAC(Media Access Control,介质访问控制层)控制器。远端接口电路包括远端FPGA芯片、第二PHY芯片和第二网口插座;其中,远端FPGA芯片上设有嵌入IP核的第二MAC控制器。第一网口插座和第二网口插座通过导线进行连接。
具体的,近 端FPGA是指近端机(基站)的FPGA芯片,远端FPGA 是指远端机的FPGA芯片。
在本实施例中,PHY芯片实现网卡在OSI的物理层功能,MAC控制器实现了数据链路层功能,PHY芯片定义了数据传送与接收数据格式等,并向MAC控制器提供了标准接口,通过采用以太网技术进行数据传输,基于以太网技术中的MAC层和PHY层实现,MAC控制器功能可以基于近端机或远端机的FPGA芯片上实现,无需再额外增加MAC芯片,由此可以进一步降低硬件成本。
进一步的,近端接口电路还包括第一时钟模块,远端接口电路还包括第二时钟模块;第一时钟模块用于锁定基站的第一时钟系统,将同步后的参考时钟通过导线传输至第二时钟模块;第二时钟模块用于恢复出同步后的参考时钟,锁定拉远覆盖单元的第二时钟系统,完成时钟系统频率同步。
作为实施例,第一时钟模块用于接收GPS(Global Positioning System,全球定位系统)1PPS(秒脉冲)进行同步,将同步时钟信号发送至近端FPGA 芯片锁定基站的时钟系统,向第一PHY芯片提供PHY工作时钟,并通过第一PHY芯片将同步时钟信号发送至第二PHY芯片;第一PHY芯片将同步时钟信号通过导线传递至第二PHY芯片;第二时钟模块用于通过SYNCE(同步以太网)功能从第二PHY芯片恢复出同步时钟,将同步时钟信号发送至远端FPGA芯片锁定拉远覆盖单元的第二时钟系统,以及向第二PHY芯片提供 PHY工作时钟,完成第一时钟系统和第二时钟系统的频率同步。
本实施例中,基于以太网的导线传输同步时钟信息,并结合PHY芯片的SYNCE功能来实现同步时钟信息的恢复,解决了基站与拉远覆盖单元之间的时钟同步问题,为拉远覆盖提供了可能。
在本申请的技术方案中,拉远覆盖单元要进行信号的发射和接收,需要与基站进行时钟相位同步,据此,本申请基于所设计的架构,设计了一种时钟相位同步方案。
在一个实施例中,近端FPGA芯片用于通过基站自定义的IEEE 1588 ACR(自适应时钟恢复)协议,将时钟相位同步信息通过导线传输至拉远覆盖单元的远端FPGA芯片;远端FPGA芯片用于根据IEEE 1588ACR协议进行空口同步相位解析出时钟相位同步信息并对拉远覆盖单元进行时钟相位同步;其中,拉远覆盖单元按照同步后的时钟相位进行上行接收及下行发射。
具体的,近端FPGA芯片基于IEEE 1588 ACR协议,将时钟相位同步信息由第一PHY芯片通过导线传输至第二PHY芯片,第二PHY芯片导入远端FPGA芯片进行解析。
本实施例的方案,基于以太网的导线传输时钟相位同步信息,实现了基站与拉远覆盖单元之间的时钟相位同步。
在一个实施例中,近端接口电路还可以包括第一变压器和PSE(Power SourcingEquipment,PoE系统中提供电力的供电设备)供电电路,远端接口电路还可以包括第二变压器和POE(Power Over Ethernet,基于局域网的供电系统)供电电路;其中,第一变压器连接在第一PHY芯片与第一网口插座之间,第二变压器连接在第二网口插座与第二PHY芯片之间。PSE 供电电路用于向第一变压器提供电源,电源经过第一变压器变压进行变压,通过导线传输至第二变压器;POE供电电路从第二变压器提取出电源,向拉远覆盖单元进行供电。
上述实施例的方案,通过在近端设置PSE供电电路,在远端设置POE 供电电路,利用POE供电技术,结合导线的电源传输功能,实现了由基站对拉远覆盖单元的供电功能,从而降低了供电设备成本,降低了毫微基站的现场施工难度。
下面阐述本申请的基站的实施例。
参考图1,本申请提供一种基站(即近端机),包括:近端FPGA芯片以及上述实施例所指的近端接口电路;基站通过该近端接口电路连接至少一个拉远覆盖单元;其中,该拉远覆盖单元上设有上述实施例所指的远端接口电路;近端接口电路与远端接口电路通过导线连接。
下面阐述本申请的拉远覆盖单元的实施例。
参考图1,本申请提供一种拉远覆盖单元,包括:远端FPGA芯片、上述实施例的远端接口电路、射频电路以及覆盖天线;述拉远覆盖单元通过该远端接口电路连接至基站;其中,基站设有上述实施例的近端接口电路;远端接口电路与近端接口电路通过导线连接。
下面阐述本申请的无线覆盖系统的实施例。
参考图1,本申请提供一种无线覆盖系统,包括上述实施例的基站和上述的拉远覆盖单元;其中基站与拉远覆盖单元通过双绞线进行连接。为了增加覆盖范围,一般情况下,一个基站可以连接多个拉远覆盖单元,如图2中,图2是本申请所提供的另一种无线覆盖系统的结构示意图,拉远覆盖单元的数量为n个,近端FPGA芯片的数量为一个,近端FPGA芯片上设有n个嵌入IP核的第一MAC控制器;n≥2。
本实施例中,通过一个基站能够连接多个拉远覆盖单元,而且是只用近端FPGA芯片上实现了MAC控制器功能,从而节省了设备成本。
基于上述提供的实施例提,下面对于其工作原理进一步阐述。
参考图1和2所示,基站的近端FPGA芯片将基带IQ数据和控制量转换为适合网络传输的以太网数据包(即以太网包格式的数据包),并通过双绞线传输到拉远覆盖单元;拉远覆盖单元的远端FPGA芯片将以太网数据包转换为LTE信号,并通过覆盖天线发送出去;MAC控制器的作用是将上层协议提供的数据封装之后通过MII接口发送给PHY芯片,最后由PHY芯片将数据发送到网络上进行传输。一个基站可以连接多个拉远覆盖单元,拉远覆盖单元分别安装到覆盖区域的各个点,基站通过双绞线与各拉远覆盖单元连接。
具体的,近端接口电路包括近端FPGA芯片、PHY芯片、第一变压器(采用双级变压器)及第一网口插座;近端FPGA芯片通过将基带IQ数据及监控状态转换成以太网数据包,并通过第一MAC控制器将以太网数据包传送给第一PHY芯片,第一PHY芯片工作在以太网物理层,用于定义以太网数据包发送和接收所需的电信号、线路状态、时钟基准等;另一方面,近端FPGA 芯片还用于解析拉远覆盖单元经双绞线上传的以太网数据包,第一网口插座为双绞线提供硬件接口;双绞线作为传输介质连接近端的基站和远端的拉远覆盖单元。
拉远覆盖单元包括远端接口电路、远端FPGA芯片、ADC/DAC(即模数转换和数模转换)电路、射频电路及覆盖天线等,远端FPGA芯片的功能,一方面是将近端接口电路下发的以太网数据包进行格式转换,另一方面是将上行通信信号通过ADC数字化后的信号转以以太网数据包,ADC/DAC电路的功能是将接收与发送的LTE信号转换成数字信号与模拟信号,射频电路用于调制与解调作用,覆盖天线是发射和接收无线信号作用。
下行传输时,近端FPGA芯片根据以太网协议将基带IQ数据转换成以太网数据包,并通过第一MAC控制器进行封装后传送给第一PHY芯片,第一PHY芯片将以太网数据包通过以太网双绞线传输给拉远覆盖单元,拉远覆盖单元的远端FPGA芯片将以太网包转换成LTE信号,基带IQ数据经过DAC 电路变成模拟信号,通过射频天线电路发送出去。
上行传输时,覆盖天线接收LTE信号,经过射频电路(一般包括腔体滤波器、LNA、混频、带通滤波器等,图中未示出)解调成模拟中频信号,然后送入ADC电路进行数字化,远端FPGA芯片将数字化后的LTE信号转换成以太网包数据包,通过以太网双绞线后最终传给近端FPGA芯片,近端 FPGA芯片根据以太网协议解析该以太网数据包,得到所需的上行数据。
本申请的技术方案,在保留毫微基站原有优势的基础上,降低了采用基带拉远后对毫微基站的成本优势的影响,提升了毫微基站的覆盖范围。特别适用于Femto或者smallcell等这类低成本毫微基站上,可以满足2G、 3G和4G制式传输要求,扩大了smallcell和femto等毫微基站的信号覆盖范围,提高其网络覆盖效果和客户体验,基站通过导线为拉远覆盖单元进行供电,减少了拉远覆盖单元的供电设备成本,降低了施工难度。
以上所述仅是本发明的部分实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种基带拉远传输装置,其特征在于,包括:连接基站的近端接口电路和至少一个连接拉远覆盖单元的远端接口电路;其中,所述近端接口电路与远端接口电路通过导线连接;
所述近端接口电路用于将基站的下行基带IQ数据及控制量转换成以太网格式的下行数据包,并通过所述导线传输至所述远端接口电路;所述近端接口电路还用于接收拉远覆盖单元传输的以太网格式的上行数据包,解析所述上行数据包得到上行通信数据发送至基站进行处理;
所述远端接口电路用于接收所述下行数据包,解析所述下行数据包得到下行通信数据,并将所述下行通信数据传输至拉远覆盖单元进行覆盖发射;所述远端接口电路还用于将拉远覆盖单元的上行基带IQ数据及状态量转换成以太网格式的上行数据包,并通过所述导线发送至所述近端接口电路;
所述近端接口电路包括近端FPGA芯片、第一PHY芯片和第一网口插座;其中,所述近端FPGA芯片上设有嵌入IP核的第一MAC控制器;
所述远端接口电路包括远端FPGA芯片、第二PHY芯片和第二网口插座;其中,所述远端FPGA芯片上设有嵌入IP核的第二MAC控制器;
所述第一网口插座和第二网口插座通过导线进行连接。
2.根据权利要求1所述的基带拉远传输装置,其特征在于,所述近端接口电路还包括第一时钟模块,所述远端接口电路还包括第二时钟模块;
所述第一时钟模块用于锁定基站的第一时钟系统,将同步后的参考时钟通过所述导线传输至所述第二时钟模块;
所述第二时钟模块用于恢复出所述同步后的参考时钟,锁定拉远覆盖单元的第二时钟系统,完成所述第一时钟系统和所述第二时钟系统的频率同步。
3.根据权利要求2所述的基带拉远传输装置,其特征在于,所述第一时钟模块用于接收GPS 1PPS进行同步,将同步时钟信号发送至近端FPGA芯片锁定基站的时钟系统,向第一PHY芯片提供PHY工作时钟,并通过第一PHY芯片将所述同步时钟信号发送至所述第二PHY芯片;
所述第一PHY芯片将同步时钟信号通过所述导线传递至第二PHY芯片;
所述第二时钟模块用于通过SYNCE功能从第二PHY芯片恢复出同步时钟,将同步时钟信号发送至远端FPGA芯片锁定拉远覆盖单元的时钟系统,以及向第二PHY芯片提供PHY工作时钟,完成时钟系统频率同步。
4.根据权利要求1所述的基带拉远传输装置,其特征在于,所述近端FPGA芯片用于通过基站自定义的IEEE 1588 ACR协议,将时钟相位同步信息通过所述导线传输至拉远覆盖单元的远端FPGA芯片;
所述远端FPGA芯片用于根据IEEE 1588 ACR协议进行空口同步相位解析出时钟相位同步信息并对拉远覆盖单元进行时钟相位同步;其中,所述拉远覆盖单元按照同步后的时钟相位进行上行接收及下行发射。
5.根据权利要求1所述的基带拉远传输装置,其特征在于,所述近端接口电路还包括第一变压器和PSE供电电路,所述远端接口电路还包括第二变压器和POE供电电路;
其中,所述第一变压器连接在所述第一PHY芯片与第一网口插座之间,所述第二变压器连接在所述第二网口插座与第二PHY芯片之间;
所述PSE供电电路用于向所述第一变压器提供电源,所述电源经过所述第一变压器变压进行变压,通过所述导线传输至第二变压器;
所述POE供电电路从所述第二变压器提取出电源,向拉远覆盖单元进行供电。
6.一种基站,其特征在于,包括:近端FPGA芯片以及权利要求1-5任一项所述的近端接口电路;
所述基站通过该近端接口电路连接至少一个拉远覆盖单元;其中,所述拉远覆盖单元上设有权利要求1-5任一项所述的远端接口电路;所述近端接口电路与远端接口电路通过导线连接。
7.一种拉远覆盖单元,其特征在于,包括:远端FPGA芯片、权利要求1-5任一项所述的远端接口电路、射频电路以及覆盖天线;
所述拉远覆盖单元通过该远端接口电路连接至基站;其中,所述基站设有权利要求1-5任一项所述的近端接口电路;所述远端接口电路与近端接口电路通过导线连接。
8.一种无线覆盖系统,其特征在于,包括权利要求6所述的基站和权利要求7所述的拉远覆盖单元。
9.根据权利要求8所述的无线覆盖系统,其特征在于,所述拉远覆盖单元的数量为n个,所述近端FPGA芯片的数量为一个,所述近端FPGA芯片上设有n个嵌入IP核的第一MAC控制器;n≥2。
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