CN112636745A - 逻辑单元、加法器以及乘法器 - Google Patents

Abstract

一种逻辑单元，该逻辑单元包括多个多阻态器件。所述的多阻态器件是指在被施加不同电压或电流情况下，具有多个阻值的器件。所述的多个多阻态器件通过并联、串联或者串并联组合，组成具有输入端和输入端的逻辑运算单元电路。所述的多阻态器件是忆阻器，该忆阻器包括高阻态和低阻态。

Description

逻辑单元、加法器以及乘法器

技术领域

本发明属于计算机技术领域，特别涉及一种逻辑单元、加法器以及乘法器。

背景技术

随着物联网，人工智能，大数据技术的兴起，产生的信息数据总量呈指数式增长，对传统的基于冯·诺伊曼架构的硬件计算平台提出了更高的算力要求。传统的冯·诺伊曼架构将处理器(CPU)与存储器两个单元完全分离，处理器根据指令从存储器中读取数据，完成运算并将结果传回存储器。决定了计算机CPU对存储器的依赖性，CPU与存储器之间是通过总线进行数据传输，而总线上数据的传输速度及流量都远小于存储器本身，这就造成了CPU的实际运行速度受到了极大的限制。此外，常用的存储器如动态随机存储器(DRAM)等，由于其本身的结构特点，无法随着摩尔定律不断存储单元尺寸，这就意味着存储器的速度和功耗等性能都比不上使用了最新工艺技术的CPU。随着工艺的不断进步，二者在速度上的差距逐渐加大，这也限制了计算机运算速度的进一步提高。

CPU与存储器性能的不匹配，会使得CPU在等待存储器数据时出现空闲状态，严重影响了计算机系统整体效益，这也被称为“冯·诺伊曼瓶颈”。为了解决这一问题，人们提出了非冯·诺伊曼架构，即将存储器与处理器合二为一，省去数据传输的过程。由于处理器使用的金属-氧化物-半导体场效应晶体管(MOSFET)不具有存储能力，因此人们倾向于在存储器中加入运算功能，这也被称为存内计算(In-Memory Computation)。

除了对计算机有影响以外，对于目前飞速发展的物联网技术，由于物联网设备具有小型化，边缘化的特点，由于冯·诺伊曼瓶颈带来的计算延时和功耗问题是非常严重的。而如果采用云计算技术，数据的传输延时及功耗仍是严重的问题，特别是随着物联网设备的增多，同一网络下数据的处理与交互变得越发复杂。

发明内容

本发明实施例之一，一种逻辑运算单元电路，该逻辑单元包括至少4个忆阻器，该忆阻器包括高阻态和低阻态。

所述的4个忆阻器通过并联、串联或者串并联组合，组成具有输入端和输入端的逻辑运算单元电路。

本发明提出了一款新的存内计算结构，来解决冯·诺伊曼瓶颈问题。该基本单元可以实现一种具有逻辑完备性的逻辑表达式，从而在存储器中实现所有数字电路功能。还可以对加法器以及由其构成的其他复杂运算单元进行加速，在实际应用时有助于减少运算时间，提高计算单元算力，还有助于降低功耗，增加设备运行时长。

附图说明

通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：

图1忆阻器典型I-V特性示意图。

图2根据本发明实施例之一的逻辑单元电路示意图。

图3根据本发明实施例之一的逻辑单元电路示意图。

图4根据本发明实施例之一的逻辑单元阵列电路示意图。

图5根据本发明实施例之一的4bit进位传播加法器的原理图。

图6根据本发明实施例之一的加法器实现原理示意图。

图7根据本发明实施例之一的乘法器实现原理示意图。

图8根据本发明实施例之一的4bit乘法器实现示意图。

图9根据本发明实施例之一的4bit乘法器在存储器中的位置映射关系图。

图10根据本发明实施例之一的存储器页电路结构示意图。

具体实施方式

因此，本发明旨在解决的技术问题包括有：

1.传统冯·诺伊曼架构由于需要在处理器和存储器之间通过总线进行数据传输，存储器的读写速度和吞吐量以及总线的传输速度和宽度都限制了处理器的性能，带来了运算延时的增加和功耗的增加。

2.已有的存内计算架构由于逻辑式的特点，在实现加法器等复杂逻辑时所需步骤过多，需要较多的运算时间，在数据处理的实时性方面性能大打折扣。需要提出一种算法来加速处理器中最基本运算单元，如加法器等，来提高存内计算架构的实用性。

为了解决传统的冯·诺伊曼架构在计算方面的瓶颈，如果可以在设备中使用具备运算功能的存储器，就可以极大的减小数据传输过程中的功耗，对于数据处理的实时性也有极大的帮助。本发明提出采用类似忆阻器的器件可以解决现有的问题。

忆阻器(Memristor)是1971年Chua.Cai教授提出的第四种电路元件，区别于传统电路理论中的三种电路元件电阻R，电容C，电感L，忆阻器M可以表征磁通与电荷之间的关系。另外忆阻器也是一种具有电荷记忆功能的非线性电阻，依赖于流过该器件的电荷总量q。Memristor的典型I-V特性如图1所示，当电压超过Vset时，流过器件的电流大幅增加，对应忆阻器处于低阻态并保持，当电压反向超过Vreset时，流过器件的电流大幅减小，对应忆阻器处于高阻态并保持。

由于忆阻器具有两个稳定的阻值存在，所以可被用于数字逻辑电路中代表二进制的0和1，因此可以作为存储器使用，其保持稳定的特性也被称为非易失性。此外，由于一些基于新型材料如氧化铪(HfO2)、氧化钛(TiO2)等，均已被制造出来并证实有相应的优点，所以忆阻器很有希望取代传统CMOS器件制造的DRAM或FLASH等成为新型非易失性存储器。

目前已有的真正存内计算设备所采用的技术包括2010年惠普实验室开发的IMPLY架构，以及2012年以色列理工学院shahhar教授提出的MAGIC架构。其中IMPLY架构在实现其基本单元时引入一个外加固定电阻来实现分压，得到一个中间节点的稳定电压，由这一中间节点电压决定其中一个忆阻器的最终状态。此外，IMPLY架构在逻辑上实现了蕴含(implication)功能，尽管这一逻辑是通用的，即，可以基于此逻辑实现所有的布尔逻辑(BooleanLogic)，但其缺点也是明显的。首先在实现复杂逻辑需要较多的步骤，增加了计算的时间复杂度；其次，在这一结构中输出结果会讲输入覆盖，如果再次调用输入则需要提前备份；最后，在大规模阵列实现时，基于忆阻器和固定电阻的分压会因为器件自身variation导致出现一些误操作。因此使用起来步骤更为繁杂，消耗时间及功耗更多，相比传统冯·诺伊曼架构优势不明显。

对于MAGIC架构，在设计基本单元时去掉了外加固定电阻，而是使用另外的忆阻器作为输出单元，其他忆阻器作为输入单元，在解决固定电阻带来的问题时又解决了输出结果将输入覆盖的问题。MAGIC架构在逻辑上实现了或非(NOR)功能，这一逻辑也是通用逻辑。但是同样的，基于这一逻辑在实现更为复杂的功能，如加法器等，需要较多的步骤，因此延时和功耗也相应更多。而加法器也是实现运算功能最基本的单元，所以在实现真正的存算一体设备时没有足够的优势。

根据一个或者多个实施例，由于基本忆阻器是一个两端器件，其结构包括顶端电极(TE)、底端电极(BE)及中间氧化物层(OxideLayer)。利用在不同电压下忆阻器表现出的不同阻值状态，基本单元结构如图2所示，将4个忆阻器的BE连接，其中3个的TE接电源Vo，另一个的TE接地，就构成了最基本的逻辑单元。

其中，忆阻器A、B、C作为输入，忆阻器Y作为输出，这里的三个输入组合之后一共有四种状态，如表1所示。分别为三个低阻(3L)、两个低阻一个高阻(2L1H)、一个低阻两个高阻(1L2H)、三个高阻(3H)。在工作时，首先将输出忆阻器Y预置为低阻态，根据上拉电阻忆阻器阻值的分压情况，对应四种中间节点电压Vx，对于输出忆阻器，其TE端电压为GND，BE端电压为Vx，因此有四种电压状态，如果忆阻器复位reset电压满足Vo*1/2<|V_reset|<Vo*2/3，则在case1，case2中输出忆阻器Y将被置为高阻态，而在case3，case4中，输出忆阻器Y将保持低阻态。如表1所示。

表1

case	Rup	Vx	Vout	State of Y
					1	3L	Vo*3/4	-Vo*3/4	H
2	2L1H	Vo*2/3	-Vo*2/3	H
					3	1L2H	Vo*1/2	-Vo*1/2	L
4	3H	0	0	L

这里将低阻态定义为逻辑1，高阻态定义为逻辑0，由此可以得到一个真值表，如表2所示。

表2

这里，逻辑表达式为

由于该逻辑式可以转化为

所以当设置C为逻辑1(低阻态)时，逻辑式被化简为

当设置C为逻辑0(高阻态)时，逻辑式被化简为

因此该基本单元形成的逻辑表达式也可以作为与非门(NAND)和或非门(NOR)使用，而这两个逻辑式均是通用逻辑，提高了实现布尔逻辑Boolean Logic的灵活性。

根据一个或者多个实施例，在存储器中进行操作时，除了图2示出的横向操作(Rowoperation)外，还有如图3所示的纵向操作(column operation)。根据忆阻器的特点，纵向操作时是对三个输入的BE端接地，对输出的BE端接Vo，四个忆阻器的TE端相连作为中间节点Vx。

根据一个或者多个实施例，在单行或单列操作的基础上，还可以实现并行操作(parallel operation)，如图4所示，由于在存储器中存储单元之间的连接方式为同一列存储单元的TE端相连，同一行存储单元的BE端相连，这为实现并行操作提供了途径。当对行1进行行操作row operation时，工作电压(operation voltage)同时也加在了行2对应的忆阻器上，并且这两行的BE端相互独立，因此可以实现并行操作parallel operation。需要指出的是，如果不想对行2进行操作，则需要对行2的BE端施加一个隔离电压Viso来避免误操作。

基于上面实施例的操作方式和所实现的通用逻辑表达式，就可以完成所有的数字逻辑电路设计。以下对常用的加法器及乘法器提出一种较优的算法作为例子，而不是唯一的实现方法。

根据一个或者多个实施例，1bit全加器设计如下。

算术运算是计算机的两大基本功能之一，而加法器又是计算机算术运算功能的最基本单元，减，乘，除运算都可以由加法器实现。在传统的冯·诺伊曼架构中，处理器与存储器分离，处理器需要将数据从存储器中通过总线转移到处理器中，经过计算后，再将结果通过总线传输给存储器进行保存。这一过程消耗了较多的时间以及功耗。本发明实施例中实现的存内计算可以避免这一过程，直接在存储器中进行计算。

一个1bit的全加器包括三个输入，除了加数A，被加数B之外，还有来自上一级的进位信号Cin。输出包括两个信号，求和信号Sum以及本级传输给下一级的进位信号Cout。在数字逻辑电路中，1bit全加器的输入输出关系如表3所示。

表3

A	B	Cin	Cout	Sum
					0	0	0	0	0
0	0	1	0	1
					0	1	0	0	1
0	1	1	1	0
					1	0	0	0	1
1	0	1	1	0
					1	1	0	1	0
1	1	1	1	1

分析表3可以得到全加器的输出逻辑表达式为：

Cout＝AB+BCin+ACin

这里实现的基本单元逻辑式为

此外还可以实现NAND门和NOR门。通过布尔逻辑变换，可以将异或门(XOR)表达式转化为A⊕

所以Sum信号可以基于本实施例中的单元实现。此外，进位信号

所以进位信号也易于实现。

根据一个或者多个实施例，Nbit加法器设计如下。

有了1bit全加器，理论上可以通过进位信号传递的方式来实现Nbit加法器，传统的IMPLY及MAGIC架构也是这样实现的。本发明实施例基于进位传播方法实现了Nbit加法器，在进位传播加法器中，进位信号的传播是重要的步骤，只有当前一级的进位信号传递给下一级，下一级才能开始运算。本实施例以4bit加法器为例介绍，如图5所示为4bit进位传播加法器的原理图，每一级为1bit全加器，进位信号在每一级全加器之间进行传递。

本实施例中基本单元所实现的逻辑表达式与全加器进位信号互为反相的关系(即

),所以只需2个步骤就能产生本级的进位信号。此外，得益于并行操作paralleloperation的实现，在执行多位加法器的运算时，处于不同级数但方向相同的计算步骤可以同时进行，例如当第一级的A0、B0向下取反时，位于第二级的A1、B1可以同时进行操作。

将本实施例中进位信号的快速产生与并行操作parallel operation结合起来，就实现了N bit加法器的加速，即在2个步骤之后，第二级已经接收到来自第一级的进位信号，此时第二级相当于独立于前一级，因此不需要等待第一级全部计算结束后再开始，而是可以与第一级在所有同方向的运算中并行操作。

此外，本实施例对N bit加法器的加速还利用了全加器的反相特性，即当输入全部反相时，输出也全部反相，用逻辑式表示如下：

基于上述三个优化方法，最终设计Nbit加法器时，每两个bit作为一个单元，在存储器中位置的映射如图6所示，其中的每一个方框可以看作是一个存储单元。一个Nbit加法器共有2N+1输入以及N+1输出。以图6所示的单元为例，共有5个输入，分别为A0,A1,B0,B1,Ci,共有3个输出，分别为S0,S1,Co,2，实现了Ci+A1A0+B1B0＝Co,2S1S0,两个2bit数相加，得到3bit数。其中A1，B1的位置映射与A0，B0不对应，原因是第一级产生的进位信号为反相信号，而对应A0，B0位置映射的是nA1与nB1，即第二级加数与被加数的反相信号，所以第二级产生的进位信号是正相输出，避免了取反的步骤，将进位信号的传播延时进一步缩短为1个步骤。

根据一个或者多个实施例，乘法器可以设计如下。

乘法器也是处理器运算单元中不可或缺的一部分，其实现基础是加法器，传统实现方法中最简单的方案是通过移位和加法操作实现的，如图7所示，每个一位乘数与四个一位被乘数进行与(AND)操作，每完成一位向左移动一位，最后在竖直累加中间乘积得到最终结果。

以一个4bit乘法器为例，如图8所示为运算步骤，其可以被拆解为4个加数进行求和，因此共需要3次加法运算。简单介绍如下：首先加数①的末位数字不需要做加法，可以直接使用。加数①的剩余3位与加数②使用一个4bit加法运算得到一个5bit数。加数③与加数④使用一个5bit加法运算得到一个6bit数。同样地，5bit数的末位数字不需要再参与运算可以直接保存，所以最后完成一次4bit与6bit数的加法即可得到最终结果。

在存储器中的位置映射关系如图9所示，其中共使用3次加法运算，分别由图中不同灰度色表示执行加法计算的区域。此算法是基于本实施例设计所提出逻辑表达式的优化乘法器实现，可以做到在运算过程中不需要其他读取过程来辅助下一步计算，是真正的存内计算。除了该算法外，数字电路中实现乘法器的其他算法也可以在本架构中应用。

本发明的上述实施例利用结构的特点得到了新的逻辑表达式，此表达式不仅具有逻辑完备性，因此可以在存储器内完成所有数字电路设计，实现存算一体化。由于本实施例提出的表达式可以加速加法器进位信号的产生，此外还利用存储器逻辑结构的特点以及全加器的反相特性，在最优的加法器实现算法中，将多位加法器的计算速度提高了3倍以上。在实现乘法器时，实施例提出了一种最优算法，不需要将加法器的输出做读取之后再写入进行第二级加法，利用位置映射上的特点只需要将第一级的输出进行存储器单元之间的搬移，就可以重组得到第二级运算单元的输入并开始计算。

因此，本发明的有益效果包括：

1.本发明提出了一种能实现真正存内计算的计算架构，可以解决冯·诺伊曼瓶颈问题，提高数据处理速度，降低运行功耗。特别是面向物联网设备等对极低功耗和快速响应有要求的产品，市场应用价值高，实用性强。

2.所提出的基本单元实现的逻辑表达式是逻辑完备的，因此可以完成所有数字逻辑计算。

3.此外，该逻辑表达式具有对加法器进位信号传播进行加速的特点，还利用了进位信号传播后的并行操作，来提高加法器的存内计算实现速度，同时对其他以加法器为基础的运算都有极大的提速。

4.本发明所设计的架构对器件的材料无要求，因此可以使用工艺简单的器件，还可以扩展至大规模阵列，3D结构阵列等进一步提高单位面积或体积内运算单元的数量，提高运算能力。

本发明实现存算一体化有着深远的意义，对于目前飞速发展的物联网设备及其构成的网络，数据量庞大，且对数据处理的速度有较高要求，如果使用云端计算的方法，需要云端处理器与本地设备进行大规模数据传输与交互，本质上没有解决冯·诺伊曼瓶颈问题。本设计中提出了一种可用于存算一体化的新型计算架构，有助于可以避免由此带来的功耗问题，也可以做到实时的数据处理。此外，由于对加法器有加速特性，因此在进行数据处理时可以大幅提高速度。

此外，新型阻变存储器，如使用HfO₂材料作为氧化层的RRAM，具有可缩小的优点，而且得益于其简单的结构，工艺步骤也相对简单，随着工艺技术的进步可以进行大规模的集成，这使得在单位面积下可实现的计算单元数更多，得到的存算一体设备计算能力也更强。此外，目前也有一些新型阻变存储器还具有可3D集成的优点，将二维结构扩展至三维结构，可以在单位体积内集成更多器件。而且在工艺制造时，RRAM与CMOS集成电路有很好的兼容性，制作1T1R单元只需要增加三张版图，简化了工艺步骤。

由于本发明中所涉及到的器件对材料并没有要求，因此在实用方面还可以扩展至一些柔性材料，基于柔性材料的存算一体化设备可用于制作可穿戴的电子设备。目前的可穿戴设备存在的问题是由于电池供应有限且待机时间较长，所以要求设备的功耗尽量低，本设计中提出的计算架构在时间上相比已有架构速度提高3倍以上，因此使用同样的材料功耗会降低3倍。特别是在目前设备所需要处理的数据总量越来越大，因此计算任务也越来越复杂，这样本设计所提出的架构优势会更加明显。通过材料工程的设计，还可以使用基于高低阻阻值都比较高的器件还可以进一步降低静态功耗，提高设备的使用时长，这也得益于此结构对器件材料没有特殊要求。

本发明公开了一种基于电阻变化来进行逻辑值计算的电路实现方法，所提出的逻辑表达式既是通用的，又可以对加法器进行加速。由于对器件材料没有要求，因此只要是含有阻值变化的器件均可以实现上述方案。此外还有多值阻变存储器，即存在多个稳定阻值状态的器件也可以经过适当的调整实现本发明所提出的逻辑表达式并进一步优化。

在电路设计方面，除了在实施例所提出的电路实现方法以外，数字电路设计中的其他逻辑算法也都可以进行移植，转化为可以在存储器中实现的算法。

根据一个或者多个实施例，在存储器实现存内计算架构的方法如下。

(1)在存储器中选择一个存储器页并进行清理，将需要保存的数据搬至其余空闲的存储器页，存储器页的结构如图10所示，包括列译码器，行译码器，忆阻器阵列，灵敏放大器。

(2)根据系统发出的指令选择要进行的操作(以1bit全加器为例)，以及操作数在存储器中的地址信息。将地址信息通过译码器找到该操作数，并将其作为输入写入到之前清理出的存储器页中的指定位置，即将加数A，被加数B与前一级进位信号Ci分别写入M_1,1,M_1,2,M_1,3。同时对其他位置上的单元进行初始化操作，即预置为低阻态。

(3)在控制器中使能(enable)计算开始信号，由控制器产生时序信号，经过译码器后施加到存储器页的每个行列，时序信号在制造时可以保存在控制器中。每个周期完成一个操作步骤，对应如下：

1.

2.

3.

4.

5.

6.

7.

8.

(4)经过指定时间(8steps)后，所有操作步骤结束，控制器会enable计算结束信号，此时输出已经保存到存储器阵列中的指定位置，即M_3,5,M_5,2分别为全加器的进位输出Cout，求和输出Sum。

(5)由控制器控制，在指定行列施加读电压，由灵敏放大器分析流经忆阻器的电流大小来判断其阻值状态，并返回一个对应的逻辑值。以此方式将输出结果读取至控制单元。

(6)在控制器的指令要求下进行下一步计算或将输出结果返回至其他单元，如屏幕显示单元等。

值得说明的是，虽然前述内容已经参考若干具体实施方式描述了本发明创造的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

Claims (10)

1.一种逻辑单元，其特征在于，该逻辑单元包括多个多阻态器件，

所述的多阻态器件是指在被施加不同电压或电流情况下，具有多个阻值的器件，

所述的多个多阻态器件通过并联、串联或者串并联组合，组成具有输入端和输入端的逻辑运算单元电路。

2.根据权利要求1所述的逻辑单元，其特征在于，所述的多阻态器件是忆阻器，该忆阻器包括高阻态和低阻态。

3.根据权利要求2所述的逻辑单元，其特征在于，所述忆阻器包括顶端电极TE、底端电极BE。

4.根据权利要求3所述的逻辑单元，其特征在于，所述逻辑单元包括忆阻器A、忆阻器B、忆阻器C、忆阻器Y，

忆阻器A、忆阻器B和忆阻器C的顶端电极TE并接后连接电源Vo，

忆阻器A、忆阻器B和忆阻器C的底端电极BE并接后连接忆阻器Y的底端电极BE，忆阻器Y的顶端电极TE接地GND，

其中，将忆阻器A、忆阻器B和忆阻器C的阻态作为所述逻辑单元的输入，则忆阻器Y的阻态为所述逻辑单元的输出。

5.根据权利要求3所述的逻辑单元，其特征在于，所述逻辑单元包括忆阻器A、忆阻器B、忆阻器C、忆阻器Y，

忆阻器A、忆阻器B和忆阻器C的底端电极BE并接后接地GND，

忆阻器A、忆阻器B、忆阻器C和忆阻器Y的顶端电极TE并接，忆阻器Y的底端电极BE接电源Vo，

其中，将忆阻器A、忆阻器B和忆阻器C的阻态作为所述逻辑单元的输入，则忆阻器Y的阻态为所述逻辑单元的输出。

6.一种逻辑单元阵列，其特征在于，所述逻辑单元阵列包括多个如根据权利要求4所述的逻辑单元，各逻辑单元内的忆阻器的顶端电极TE相互连接；

或者，所述逻辑单元阵列包括多个如根据权利要求5所述的逻辑单元，各逻辑单元内的忆阻器的底端电极BE相互连接。

7.一种一比特全加器，其特征在于，所述一比特全加器包括如权利要求4或5所述的逻辑单元。

8.一种加法器，其特征在于，所述加法器是由如权利要求7所述的一比特全加器级联而成。

9.一种乘法器，其特征在于，所述乘法器包括如权利要求8所述的多比特全加器。

10.一种存储器页，其特征在于，该存储器页包括列译码器、行译码器、忆阻器阵列，所述的忆阻器阵列包括如权利要求4或5的逻辑单元。

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