CN112635562A - 包括电流扩散区的半导体器件 - Google Patents

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Abstract

提出了一种半导体器件(100)。半导体器件(100)包括碳化硅半导体本体(102)。第一导电类型的第一屏蔽区(104)电连接到碳化硅半导体本体(102)的第一表面(108)处的第一接触(106)。第二导电类型的电流扩散区(110)电连接到碳化硅半导体本体(102)的第二表面(114)处的第二接触(112)。第一屏蔽区(104)和电流扩散区(110)形成pn结(116)。电流扩散区(110)的掺杂浓度分布包括沿着垂直于第一表面(108)的竖向方向(y)的多个峰。多个掺杂峰(P1、P2、P3、P4)中的一个峰或一个峰组(P1)的掺杂浓度比电流扩散区(110)的多个峰中的任何其它峰(P2、P3、P4)的掺杂浓度大至少50%。电流扩散区(110)的一个峰或一个峰组(P1)与第一表面(108)之间的第一竖向距离(vd1)大于第一表面(108)与第一屏蔽区(104)的最大掺杂峰之间沿竖向方向(y)的第二竖向距离(vd2)。

Description

包括电流扩散区的半导体器件
技术领域
本发明涉及半导体器件，尤其涉及碳化硅(SiC)半导体器件及其制造方法。
背景技术
SiC半导体器件，例如包括场效应晶体管单元的绝缘栅场效应晶体管(IGFET)的技术发展的目的在于减小特定面积的导通状态电阻RDS(on)，而不会不利地影响负载端子（例如源极和漏极）之间的阻断电压能力VDS。尽管可以通过改变某一器件参数来改善一种器件特性，但是这可能会导致另一器件特性的劣化。作为一个示例，可以通过例如增加漂移区带的掺杂浓度来改善特定面积导通状态电阻RDS(on)，然而，这可能会导致源极和漏极之间的阻断电压能力VDS的劣化。因此，在技术开发期间，基于鉴于目标器件规范而要满足的多个折衷来设计器件参数。
需要改进基于碳化硅的半导体器件。
发明内容
本公开的一个示例涉及一种半导体器件。该半导体器件包括碳化硅半导体本体。该半导体器件还包括第一导电类型的第一屏蔽区。该第一屏蔽区电连接到碳化硅半导体本体的第一表面处的第一接触。该半导体器件还包括第二导电类型的电流扩散区。该电流扩散区电连接到在碳化硅半导体本体的第二表面处的第二接触。第一屏蔽区和电流扩散区形成pn结。电流扩散区的掺杂浓度分布包括沿着垂直于第一表面的竖向方向的多个峰。所述多个掺杂峰中的一个峰或一个峰组的掺杂浓度比所述电流扩散区的所述多个峰中的任何其它峰的掺杂浓度大至少50%。电流扩散区的一个峰或一个峰组与第一表面之间的第一竖向距离可以大于第一表面与第一屏蔽区的最大掺杂峰之间沿竖向方向的第二竖向距离。
本领域技术人员在阅读以下详细描述并查看附图时将认识到附加特征和优点。
附图说明
附图被包括进来以提供对各实施例的进一步理解，并且被并入本说明书中并构成本说明书的一部分。附图图示了SiC半导体器件和制造碳化硅器件的方法的示例，并且与说明书一起用于解释各示例的原理。在以下详细描述和权利要求中描述了另外的示例。
图1是用于图示包括电流扩散区的SiC半导体器件的示意性截面图；
图2A至6是用于图示基于图1的示例的SiC半导体器件的示例的示意性截面图和平面图。
具体实施方式
在以下详细描述中，参考附图，附图形成详细描述的一部分，并且其中通过图示的方式示出了可以实施SiC半导体器件和制造碳化硅器件的方法的具体示例。应当理解，在不脱离本公开范围的情况下，可以利用其他示例并且可以进行结构或逻辑上的改变。例如，针对一个示例图示或描述的特征可以用在其他示例上或与其他示例结合使用，以产生另外的示例。本公开意在包括这样的修改和变化。使用特定语言描述了示例，所述语言不应被解释为限制所附权利要求的范围。附图没有按比例，并且仅用于说明的目的。如果没有另外说明，则在不同附图中对应的元素由相同的附图标记表示。
术语"具有"、"含有"、"包括"、"包含"等是开放的，并且术语指示所述结构、元素或特征的存在，但不排除附加的元素或特征的存在。冠词"一"、"一个"和"该"旨在包括复数以及单数，除非上下文另有明确指示。
术语"电连接"描述电连接元件之间的永久性低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。术语"电耦合"包括适于信号和/或功率传输的一个或多个中间元件可以连接在电耦合元件之间，例如，可控制以在第一状态中临时提供低电阻连接和在第二状态中临时提供高电阻电去耦的元件。
欧姆接触是具有线性或几乎线性的电流-电压特性的非整流电学结。肖特基接触是具有整流特性的金属-半导体结，其中半导体材料中的金属的功函数和掺杂浓度被选择成使得在没有外部施加的电场的情况下，耗尽区沿着金属-半导体结形成在半导体材料中。在肖特基接触的语境下，术语"金属-半导体结"还可以指在类金属半导体和半导体之间的结，其中该结具有与金属-半导体结相同的特性。例如，可以在多晶硅和碳化硅之间形成肖特基接触。如果两个部件(例如两个区)分别形成欧姆接触或肖特基接触，则这可能意味着在所述两个部件之间存在欧姆接触或肖特基接触。在两种情况下，所述两个区可以直接彼此邻接。然而，也可以在所述两个部件之间设置另一部件。
针对物理尺寸给定的范围包括了边界值。例如，参数y从a到b的范围应为a≤y≤b。同样适用于具有一个边界值如"至多"和"至少"的范围。
来自化合物或合金的层或结构的主要成分是其原子形成化合物或合金的元素。例如，硅(Si)和碳(C)是碳化硅(SiC)层的主要成分。
术语"上"不应被解释为仅意味着"直接在其上"。而是，如果一个元素位于另一个元素"上"(例如，一层在另一层"上"或在衬底"上")，则另外的部件(例如，另外的层)可以位于该两个元素之间(例如，如果一层在所述衬底"上"，则另外的层可以位于该层和该衬底之间)。
半导体器件的一个示例可以包括碳化硅半导体本体。该半导体器件还可以包括第一导电类型的第一屏蔽区。该第一屏蔽区可以电连接到在碳化硅半导体本体的第一表面处的第一接触。该半导体器件还可以包括第二导电类型的电流扩散区。该电流扩散区可以电连接到在碳化硅半导体本体的第二表面处的第二接触。第一屏蔽区和电流扩散区可以形成pn结。电流扩散区的掺杂浓度分布可以包括沿着垂直于第一表面的竖向方向的多个峰。
多个掺杂峰中的一个峰或一个峰组(即，峰组中的每个峰)的掺杂浓度可以比电流扩散区的多个峰中的任何其它峰的掺杂浓度大至少50%。例如在半导体器件的横截面中，峰值可以是掺杂浓度的单个最大值。例如，可以通过具有足够高离子浓度的单次离子注入或通过多次注入来产生掺杂浓度的峰值。在后一种情况下，多次注入中的每一次与单次离子注入相比可以具有较低的浓度，但是具有大致相同的注入能量。另外或作为替选，若干峰值可由一次单次注入来产生，例如与角度扫描组合。这可能是沟道效应的结果。
峰组可以包括至少两个峰(通常，正好两个峰)。峰组的相邻峰可以至少部分地重叠和/或合并。峰组的掺杂浓度是例如所述峰组的所有峰的平均掺杂浓度。例如，峰组的每个峰的掺杂浓度可以比电流扩散区的多个峰中的所有其它峰的平均掺杂浓度大至少50%。
电流扩散区的一个峰或一个峰组与第一表面之间的第一竖向距离可以大于第一表面与第一屏蔽区的最大掺杂峰之间沿竖向方向的第二竖向距离。
碳化硅半导体本体可以是晶体半导体衬底。例如，碳化硅晶体可以具有六边形多型，例如4H或6H。碳化硅半导体本体可以是均匀掺杂的，或者可以包括不同掺杂的SiC层部分。碳化硅半导体本体可以包括来自具有接近或高于晶体碳化硅的熔点的另一种材料的一个或多个层。例如，来自另一种材料的层可以嵌入在晶体碳化硅衬底中。
碳化硅半导体本体可以具有相同形状和尺寸的两个基本上平行的主表面以及连接两个主表面的边缘的侧表面区域。例如，碳化硅半导体本体可以是具有或不具有圆形边缘的矩形棱柱，或者是具有或不具有沿着外圆周的一个或多个平面或凹部的直圆柱或略微倾斜的圆柱(例如，其中侧面以至多8°或至多5°或至多3°的角度倾斜)。
碳化硅半导体本体可以在由横向方向(也称为"水平方向")跨越的平面中横向延伸。
垂直于横向方向，在竖向方向上，碳化硅半导体本体可以具有在横向方向上与碳化硅半导体本体的相应延伸相比小的厚度。横向方向可以平行于主表面延伸，或者可以与主表面中的至少一个围成至多10°或至多8°或至多5°的角度。
第一屏蔽区可以包括底部部分和顶部部分，其中顶部部分在第一表面和底部部分之间。第一屏蔽区的底部和顶部部分中的每一个可以包括多个掺杂峰。例如，沿着顶部部分的竖向范围平均的平均掺杂浓度可以不同于（例如大于或小于）沿着底部部分的竖向范围平均的平均掺杂浓度。屏蔽区可以包括多个横向间隔的屏蔽区，例如包括相邻晶体管单元的第一和第二、第三、第四等等屏蔽区。可例如通过掩模离子注入工艺同时形成多个横向间隔的屏蔽区。掩模图案例如可以限定第一和第二屏蔽区的横向距离。横向间隔的屏蔽区的相邻底部部分可以被认为是具有电流扩散区和/或漂移区作为沟道区的一部分的结型场效应晶体管(JFET)的一部分，或者功能类似于该部分。JFET的沟道区的导电率可以取决于屏蔽区与电流扩散区和/或漂移区之间的阻断电压，例如半导体器件的负载接触之间的阻断电压。当电流扩散区/漂移区与横向间隔的第一和第二屏蔽区的相对底部部分之间的空间电荷区朝向彼此扩展时，例如当增加半导体器件的负载接触之间的阻断电压时，JFET的沟道导电率可能会降低。
电流扩散区的掺杂分布可以通过用于形成该电流扩散区的离子注入剂量的不相等加权来形成。例如，可以以通过较低离子注入能量（即更接近第一表面）形成的电流扩散区的一次或多次离子注入为代价，增加用于电流扩散区的最深离子注入的剂量。
例如，对于电流扩散区的作为JFET的一部分的那部分的总离子注入剂量可以相对于被分成具有相等剂量的注入的总离子注入剂量保持恒定。如果半导体器件包括包含栅极电介质(例如，栅极氧化物)的沟槽栅极结构，则保持总离子注入剂量恒定可以促进或甚至使得能够保持沟槽栅极结构底部处的栅极电介质中的最大电场恒定。这可以允许例如改善在阻断模式中的面积特定的导通状态电阻RonxA和栅极氧化物中的最大电场之间的折衷。
例如，电流扩散区可以邻接第一屏蔽区的底部。pn结可以形成在电流扩散区和第一屏蔽区的底部之间。此外，电流扩散区还可以邻接第一屏蔽区的侧面，例如横向面。因此，pn结可以从第一屏蔽区的底部沿着侧面延伸到本体区的底部。例如，pn结可以终止于半导体器件的沟槽栅极结构的栅极电介质处。
例如，半导体器件还可以包括漂移区。漂移区可以邻接电流扩散区的底部。电流扩散区的顶部可以邻接例如本体区。一个峰或一个峰组的峰的掺杂浓度可以是漂移区中的最小掺杂浓度的至少5倍、或十倍(一个数量级)、或至少一百倍(两个数量级)、或500倍，例如范围从5至500倍。漂移区中平均净掺杂剂浓度的示例性值可以在1015 cm-3到5×1016 cm-3的范围内。电流扩散区中的平均净掺杂剂浓度可以大于漂移区中的平均净掺杂剂浓度，例如，范围从2到200倍，或范围从3到100倍，或范围从5到50倍。电流扩散区的布置可以允许例如面积特定的导通状态电阻RonxA进一步减小。
例如，电流扩散区的掺杂浓度分布中的多个峰的数量可以例如范围从3至20、或从4至15、或从5至10。例如，可以鉴于电流扩散区的目标竖向范围和注入的掺杂剂的分布来调整多个峰的数量，其中注入的掺杂剂的分布可以在半导体器件的制造期间通过热预算而扩散变宽。
例如，电流扩散区的一个峰或一个峰组与第一表面之间的第一竖向距离可以大于电流扩散区的多个掺杂峰中的任何其它掺杂峰与第一表面之间的竖向距离。因此，电流扩散区的竖向分布可以例如从一个峰值或一个峰值组朝向漂移区的掺杂水平减小。根据另一示例，具有比一个峰或一个峰组小的掺杂浓度的一个或多个峰可以被布置在比一个峰或一个峰组距第一表面更大的竖向距离处。
例如，第一竖向距离可以大于屏蔽区的底部与第一表面之间的第三竖向距离。根据另一示例，第一竖向距离可以小于屏蔽区的底部与第一表面之间的第三竖向距离。
例如，半导体器件可以进一步包括第一导电类型的本体区。电流扩散区的顶部可以邻接本体区的底部。在靠近本体区与栅极电介质之间的界面的沟道区中流动的沟道电流可以直接进入电流扩散区，并且通过漂移区被传导到半导体本体的第二表面处的第二接触。第二表面例如与第一表面相对。
例如，半导体器件还可以包括沟槽栅极结构。所述本体区可以直接邻接所述沟槽栅极结构的第一侧壁，并且第一屏蔽区可以直接邻接所述沟槽栅极结构的与第一侧壁相对的第二侧壁。例如，本体区可以仅在第一侧壁处而不在第二侧壁处直接邻接沟槽栅极结构。例如，屏蔽区可以仅在第二侧壁处而不在第一侧壁处直接邻接沟槽栅极结构。在一些其他的示例中，本体区可以分别邻接第一侧壁和第二侧壁。因此，沟道电流可以沿着沟槽栅极结构的相对侧壁中的每一个流动。例如，本体区可以包括至少两个子区。至少一个子区可以邻接第一侧壁，并且另一个子区可以邻接第二侧壁。
沟槽栅极结构可以包括栅极电介质和栅极电极。栅极电介质可以沿着沟槽栅极结构的至少一侧将栅极电极与碳化硅半导体本体分开。栅极电介质可以包括或由热生长或沉积的氧化硅、氮化硅、氮氧化硅、另一种沉积的电介质材料或其任意组合组成。例如，可以调整栅极电介质的厚度以将阈值电压设置在从1.0V到8V的范围内。沟槽栅极结构可以排他地包括栅极电极和栅极电介质，或者除了栅极电极和栅极电介质之外还可以包括另外的导电和/或电介质结构。栅极电极和任何可选的附加辅助电极可以包括电极材料或电极材料的组合，或者由电极材料或电极材料的组合组成，例如掺杂的半导体材料(例如，简并掺杂的半导体材料)，诸如掺杂的多晶硅、金属或金属化合物。栅极电极也可包括这些材料的组合，例如衬里材料和金属填充物，诸如氮化钛(TiN)和钨(W)。
例如，半导体器件可以进一步包括第一导电类型的第二屏蔽区。第一和第二屏蔽区可以例如通过至少一个掩模的离子注入工艺同时形成为屏蔽区的横向间隔部分。电流扩散区的至少顶部沿着垂直于竖向方向的横向方向布置在第一屏蔽区和第二屏蔽区之间。电流扩散区的顶部可以是例如二极管区的一部分。第一和第二屏蔽区可以是JFET的一部分，JFET具有作为沟道区的电流扩散区的一部分。JFET的沟道区的导电率可以例如分别由在电流扩散区与第一和第二屏蔽区之间形成的pn结处的空间电荷区修改。
例如，半导体器件可以进一步包括第二导电类型的二极管区。该二极管区可邻接第一表面。二极管区的沿竖向方向的竖向掺杂浓度分布的至少一部分可以等于电流扩散区的竖向掺杂浓度分布的至少一部分。例如，二极管区和电流扩散区可以通过离子注入工艺同时形成，该离子注入工艺可以至少相对于例如晶体管单元区域是未被掩模的。例如，第一屏蔽区可以在第一屏蔽区的第一侧处直接邻接沟槽栅极结构的第二侧壁。第一屏蔽区还可以在第一屏蔽区的第二侧处邻接二极管区，其中例如第二侧与第一侧相对。
例如，电流扩散区的竖向掺杂浓度分布中的多个峰的总数可以小于二极管区的竖向掺杂浓度分布中的峰的总数。例如，二极管区可以延伸直到半导体本体的第一表面，并且电流扩散区的顶部可以邻接本体区的底部。
例如，半导体器件还可以包括在第一表面处邻接二极管区的电极。二极管区和电极可以形成肖特基接触。例如，电极可以包括形成与二极管区的肖特基接触的金属或金属合金。
在半导体器件的至少一种操作模式（例如反向导电模式）中，包括空穴和电子的双极电流可以流过碳化硅本体，其中双极电流可以至少通过晶体管单元的pn结。特别是在pn结附近，并且如果适用的话，进一步在单极结附近，空穴和电子可以以大于微不足道的速率重组。重组可设置自由能(例如热能)和/或动量，这可促进双极退化。双极退化表示先前存在的晶体缺陷的生长。例如，相邻晶格平面之间的BPD(基面位错)可以转变为SSF(肖克莱斯泰克缺陷)，其沿着晶格平面在主要横向于流过碳化硅本体的竖向负载电流的方向上生长，使得晶格缺陷可以越来越多地阻碍流过碳化硅本体的竖向负载电流。
碳化硅中肖特基接触两端的正向电压降通常低于碳化硅中pn结两端的正向电压降，使得通过碳化硅本体的反向电流可以主要流过肖特基接触。这可以允许例如在单极操作中增加最大电流，并且因此将不期望的双极操作移动到更大的阈值电压。这可以允许例如抵消或抑制半导体器件中的双极退化。
例如，半导体器件还可以包括沿第一横向方向延伸的栅极结构。例如，第一横向方向可以是条形沟槽或平面栅极结构的纵向方向。半导体器件还可以包括沿着第一横向方向以横向距离顺序布置的多个源极区。
例如，半导体器件还可以包括沿着第一横向方向以横向距离连续布置的多个本体区。这可以允许不仅沿着垂直于栅极结构的第一横向方向的横向方向而且沿着第一横向方向(例如栅极结构的纵向方向)扩散沟道电流。例如，屏蔽区可以被布置在随后沿着栅极结构的纵向方向布置的一些或所有本体区之间。此外或作为替选，至少一个肖特基接触区可以布置在随后沿着栅极结构的纵向方向布置的至少两个或所有本体区之间。
根据一个示例，半导体器件还可以包括至少两个源极区。二极管区可以位于至少两个源极区之间。
制造如以上示例中所述的半导体器件的方法的一个示例可以包括通过具有不同离子注入能量的掺杂剂的多次离子注入来形成电流扩散区。所述多次离子注入中具有最大离子注入能量的一次离子注入的离子注入剂量可以大于所述多次离子注入中的任何其它一次离子注入的离子注入剂量。例如，多次离子注入中的一次的离子注入剂量可以是多次离子注入中的任何其它一次的离子注入剂量的至少1.5倍、或2倍、或3倍，并且至多50倍、或25倍、或10倍。
上述示例可以是功率半导体器件的示例或用于制造功率半导体器件的示例，例如碳化硅功率半导体器件。功率半导体器件或功率半导体器件的电学结构(例如，碳化硅器件的晶体管)可以具有例如大于100V(例如，200V、300V、400V或500V的击穿电压)或大于500V(例如，600V、700V、800V或1000V的击穿电压)或大于1000V(例如，1200V、1500V、1700V、2000V、3300V或6500V的击穿电压)的击穿电压或阻断电压。
可以组合以上和以下描述的示例和特征。
结合碳化硅衬底描述了一些以上和以下的示例。替代地，可以处理宽带隙半导体衬底，例如宽带隙晶片，例如包括不同于碳化硅的宽带隙半导体材料。宽带隙半导体晶片可以具有比硅的带隙(1.1eV)大的带隙。例如，宽带隙半导体晶片可以是碳化硅(SiC)晶片、或砷化镓(GaAs)晶片、或氮化镓(GaN)晶片。
更多细节和方面结合上述或下述示例来提及。处理宽带隙半导体晶片可以包括对应于结合所提出的概念或以上或以下描述的一个或多个示例提及的一个或多个方面的一个或多个可选的附加特征。
连同先前描述的示例和附图中的一个或多个一起提及和描述的方面和特征也可以与其他示例中的一个或多个组合，以便替换其他示例的类似特征或者以便向其他示例附加地引入该特征。
所述方法可应用于制造如针对于以上示例中的任一者或下文结合附图描述的示例中的任一者所描述的半导体器件。在所述方法的至少一些示例中，以下特征单独或组合地应用(如果适用)：
(i)形成源极区、本体区、电流扩散区、二极管区和屏蔽区中的至少一个可以包括至少一个掩模或未掩模的离子注入工艺；
(ii)二极管区可以通过比电流扩散区更多的离子注入工艺来形成；
(iii)可以通过多个离子注入工艺与电流扩散区同时形成二极管区的至少一部分；
(iv)用于形成电流扩散区的至少部分离子注入工艺可以相对于IGFET的晶体管单元区不被掩模；
(iv)本体区可以通过至少一个掩模的离子注入工艺沿着栅极结构的纵向方向彼此横向地隔开；
(v)源极区可以通过至少一个掩模的离子注入工艺沿着栅极结构的纵向方向彼此横向地间隔开。
应当理解，虽然上文和下文将该方法描述为一系列步骤或事件，但是所描述的此类步骤或事件的顺序不应在限制性意义上被解释为。而是，一些步骤可以以不同的顺序发生和/或与除上文和下文描述的那些之外的其他步骤或事件同时发生。
关于以上示例描述的功能和结构细节将同样适用于图中所示和以下进一步描述的示例性示例。
参考图1的示意性截面图，图示了半导体器件100的一个示例。
半导体器件100包括碳化硅半导体本体102。p掺杂的第一屏蔽区104电连接到碳化硅半导体本体102的第一表面108处的第一接触106。第一接触106可以在第一表面108处直接邻接碳化硅半导体本体102。第一接触106可进一步包括导电材料或导电材料的组合或由其组成，例如，掺杂半导体材料(例如，简并掺杂半导体材料)，例如，掺杂多晶硅、金属或金属化合物。第一接触106还可包括这些材料的组合，例如衬垫或粘合材料和电极材料。示例性的接触材料包括氮化钛(TiN)和钨(W)、铝(Al)、铜(Cu)、铝或铜的合金(例如AlSi、AlCu或AlSiCu)、镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、银(Ag)、金(Au)、铂(Pt)、钯(Pd)中的一种或多种。第一接触106可以构成在碳化硅半导体本体102上形成的布线区域或者是其一部分。布线区域可以包括一个、两个、三个或甚至更多布线层级，其可以包括图案化或未图案化的金属层和布置在图案化或未图案化的金属层之间的层间电介质。例如，通孔可以电互连不同的布线层级。
半导体器件100还包括n掺杂电流扩散区110。电流扩散区110电连接到在碳化硅半导体本体102的第二表面114处的第二接触112。上述用于第一接触106的示例性接触材料同样适用于第二接触112。第一屏蔽区104和电流扩散区110形成了pn结116。
电流扩散区110的掺杂浓度c的分布包括沿着垂直于第一表面108的竖向方向y的多个峰P1、P2、P3、P4。多个掺杂峰P1、P2、P3、P4中的一个峰或一个峰组P1的所有峰的掺杂浓度c1比电流扩散区110的多个峰中的任何其它峰的掺杂浓度(例如图1中所示的峰P2、P3、P4的掺杂浓度c2)大至少50%。在图1中的电流扩散区的掺杂浓度c的分布的示意性图示中，峰的数量是四，并且峰P2、P3、P4图示有相等的掺杂浓度c2。峰P2、P3、P4的掺杂浓度也可彼此不同，并且峰的数量也可大于或小于四。
电流扩散区110的一个峰或一个峰组P1与第一表面108之间的第一竖向距离vd1大于第一表面108与第一屏蔽区104的最大掺杂峰之间沿竖向方向y的第二竖向距离vd2。
半导体器件100可以是竖向半导体器件。在竖向半导体器件中，例如，负载电流可以沿着竖向方向y在第一表面108处的第一接触106和第二表面114处的第二接触112之间流动。第一接触106可以是第一负载端子，例如MCD(MOS控制二极管)的阳极端子、IGFET的源极端子或IGBT的发射极端子。第二接触112可以是第二负载端子L2，例如，作为示例，MCD的阴极端子、IGFET的漏极端子或IGBT的集电极端子。
参考图2A的示意性截面图，图示了半导体器件100的另一示例。该示例基于图1的示例，但是部分地更详细地图示。半导体器件100可以是或可以包括IGFET(绝缘栅场效应晶体管)，例如MOSFET(金属氧化物半导体FET)。
半导体器件100包括沿竖向方向y从第一表面108延伸到碳化硅半导体本体102中的沟槽栅极结构118。沟槽栅极结构118包括栅极电介质1181和栅极电极1182。层间电介质119布置在栅极电极1182上。层间电介质119例如使栅极电极1182与碳化硅半导体本体102上方的布线区域中的导电元件电绝缘。
n+掺杂的源极区120和p掺杂的本体区122邻接沟槽栅极结构118的第一侧壁124。n+掺杂的源极区120和p掺杂的本体区122电连接到第一接触106，例如源电极。例如，第一接触106可形成于第一表面108上方的布线区域(图1中未示出)中。例如，高掺杂的本体接触区可以布置在本体区122和第一接触106之间，用于改善本体区122和第一接触106之间的欧姆接触。例如，源极区120和本体区122可以分别在第一表面108处的源极接触区域和本体接触区域处电连接到第一接触106。这些接触区域可以在第一表面108处沿着沟槽栅极结构118的纵向方向交替。替代地或者此外，延伸到碳化硅半导体本体102中的凹槽接触可以在凹槽接触的底侧处并且可选地在侧壁处电连接到本体区122和/或本体接触区。凹槽接触还可以在凹槽接触的侧壁处电连接到源极区120。例如，本体区122可以仅在第一侧壁124处而不在第二侧壁126处直接邻接沟槽栅极结构118。例如，源极区120可以仅在第一侧壁124处而不在第二侧壁126处直接邻接沟槽栅极结构118。
例如，可以通过施加到栅极电极1181的电压来控制靠近本体区122和栅极电介质1181之间的界面的沟道的导电率。
p掺杂的第一屏蔽区104邻接沟槽栅极结构118的与第一侧壁124相对的第二侧壁126。p掺杂的第一屏蔽区104邻接沟槽接触结构108的底部。
电流扩散区110可以如关于以上示例所述的那样来形成。n掺杂漂移区130布置在电流扩散区110和第二表面114之间。
图2B中所示的示例还包括沿着沟槽栅极结构118的纵向方向的一个或多个区段，其中本体区122也邻接第二侧壁126。因此，沟道电流可以例如沿着沟槽栅极结构118的相对的第一和第二侧壁流动。
参考图3的示意性截面图，其中图示了半导体器件100的另一示例。该示例基于图1和2A的示例，但部分地更详细地图示。
半导体器件100还包括p掺杂的第二屏蔽区1042。第一和第二屏蔽区104、1042可以例如通过至少一个掩模的离子注入工艺同时形成为屏蔽区的横向间隔部分。电流扩散区110的顶部部分沿着垂直于竖向方向y的横向方向x布置在第一屏蔽区104和第二屏蔽区1042之间。第一和第二屏蔽区104、1042是JFET的一部分，该JFET的一部分具有作为沟道区的电流扩散区110的一部分。JFET的沟道区的导电率可由例如分别形成在电流扩散区110与第一屏蔽区104和第二屏蔽区1042之间的pn结1321、1322处的空间电荷区来修改。
半导体器件100还包括n掺杂二极管区134。二极管区134邻接第一表面108。二极管区134沿竖向方向y的竖向掺杂浓度分布的至少一部分等于电流扩散区110的竖向掺杂浓度分布的至少一部分。例如，二极管区134和电流扩散区110可以通过例如可以未掩模的离子注入工艺同时形成。
半导体器件100还包括在第一表面108处邻接二极管区134的电极136。二极管区134和电极136形成肖特基接触。例如，当在碳化硅半导体本体102上方形成布线区域时，可以同时形成电极136和第一接触106。
沟槽栅极结构118可以被布置为沿着垂直于例如图3的绘图平面延伸的纵向方向延伸的条带。例如，源极区120和/或本体区122也可以布置为沿着纵向方向延伸的条带。在一些示例中，例如，如图4中的示意性平面图中示例性图示的，多个源极区120随后沿纵向方向z以距离d布置。在一些实施例中，相邻的源极区120可以由至少一个p掺杂区（例如二极管区）隔开。
在图5的示意性平面图中，例如用于形成肖特基接触区域的二极管区134沿栅极沟槽结构118的纵向方向布置在相邻的源极区120之间。二极管区134通过隔离区135(例如p掺杂区)与源极区120电绝缘。
在图6的示意性平面图中，第一二极管区104沿栅极沟槽结构118的纵向方向布置在相邻源极区120之间。
说明书和附图仅仅示出了本公开的原理。此外，本文中叙述的所有示例原则上明确地旨在仅用于说明性目的，以帮助读者理解本公开的原理和由(一个或多个)发明人在本领域基础上所贡献的概念。这里叙述本公开的原理、方面和示例的所有陈述及其具体示例旨在涵盖其等同物。第一导电类型可以是n型，并且第二导电类型可以是p型。作为替选，第一导电类型可以是p型，并且第二导电类型可以是n型。
尽管这里已经图示和描述了具体实施例，但是本领域普通技术人员应当理解，在不脱离本发明范围的情况下，各种替代和/或等效实现可以替换所示出和描述的具体实施例。本申请旨在覆盖这里讨论的具体实施例的任何适配或变化。因此，本发明仅由权利要求及其等同物来限定。

Claims (19)

1.一种半导体器件(100)，包括：
碳化硅半导体本体(102)；
第一导电类型的第一屏蔽区(104)，其中，所述第一屏蔽区(104)电连接到所述碳化硅半导体本体(102)的第一表面(108)处的第一接触(106)；
第二导电类型的电流扩散区(110)，其中，所述电流扩散区(110)电连接到所述碳化硅半导体本体(102)的第二表面(114)处的第二接触(112)，所述第一屏蔽区(104)和所述电流扩散区(110)形成pn结(116)，其中，
电流扩散区(110)的掺杂浓度分布包括沿着垂直于第一表面(108)的竖向方向(y)的多个峰(P1、P2、P3、P4)，其中，多个掺杂峰中的一个峰或一个峰组(P1)的掺杂浓度比电流扩散区(110)的多个峰中的任何其它峰(P2、P3、P4)的掺杂浓度大至少50%，并且
电流扩散区(110)的一个峰或一个峰组(P1)与第一表面(108)之间的第一竖向距离(vd1)大于第一表面(108)与第一屏蔽区(104)的最大掺杂峰之间沿竖向方向(y)的第二竖向距离(vd2)。
2.根据权利要求1所述的半导体器件(100)，其中，所述电流扩散区(110)邻接所述第一屏蔽区(104)的底部。
3.根据前述权利要求中任一项所述的半导体器件(100)，其中，漂移区(130)邻接所述电流扩散区(110)的底部，并且其中，所述一个峰或一个所述峰组(P1)的掺杂浓度是所述漂移区(130)中的最小掺杂浓度的至少5倍。
4.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述电流扩散区(110)的掺杂浓度分布中的所述多个峰(P1、P2、P3、P4)的数量范围从3至20。
5.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述电流扩散区(110)的所述一个峰或所述一个峰组(P1)与所述第一表面(108)之间的所述第一竖向距离(vd1)大于所述电流扩散区(110)的所述多个掺杂峰中的任何其它掺杂峰(P2、P3、P4)与所述第一表面(108)之间的竖向距离。
6.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述第一竖向距离(vd1)大于所述屏蔽区(110)的底部与所述第一表面(108)之间的第三竖向距离(vd3)。
7.根据前述权利要求中任一项所述的半导体器件(100)，其中，所述第一竖向距离(vd1)小于所述屏蔽区(110)的底部与所述第一表面(108)之间的第三竖向距离(vd3)。
8.根据前述权利要求中任一项所述的半导体器件(100)，还包括所述第一导电类型的本体区(122)，其中，所述电流扩散区(110)的顶部邻接所述本体区(122)的底部。
9.根据权利要求8所述的半导体器件(100)，还包括沟槽栅极结构(118)，其中，所述沟槽栅极结构(118)包括第一侧壁(124)和与所述第一侧壁(124)相对的第二侧壁(128)，其中，所述本体区(122)直接邻接所述第一侧壁(124)，并且所述屏蔽区(110)直接邻接所述第二侧壁(126)。
10.根据权利要求8所述的半导体器件(100)，还包括沟槽栅极结构(118)，其中，所述沟槽栅极结构(118)包括第一侧壁(124)和与所述第一侧壁(124)相对的第二侧壁(128)，其中，所述本体区(122)直接邻接所述第一侧壁(124)和所述第二侧壁(128)。
11.根据前述权利要求中任一项所述的半导体器件(100)，还包括所述第一导电类型的第二屏蔽区(1042)，其中，所述电流扩散区(110)的至少顶部部分沿着垂直于所述竖向方向(y)的横向方向(x)布置在所述第一屏蔽区(104)与所述第二屏蔽区(1042)之间。
12.根据前述权利要求中任一项所述的半导体器件(100)，还包括所述第二导电类型的二极管区(134)，其中，所述二极管区(134)邻接所述第一表面(108)，并且所述二极管区(134)的沿着所述竖向方向(y)的竖向掺杂浓度分布的至少一部分等于所述电流扩散区(110)的竖向掺杂浓度分布的至少一部分。
13.根据前述权利要求所述的半导体器件(100)，其中，在所述电流扩散区(110)的竖向掺杂浓度分布中的多个峰(P1、P2、P3、P4)的总数小于在所述二极管区(134)的竖向掺杂浓度分布中的峰的总数。
14.根据前两项权利要求中任一项所述的半导体器件(100)，还包括在所述第一表面(108)处邻接所述二极管区(134)的电极(136)，其中，所述二极管区(134)和所述电极(136)形成肖特基接触。
15.根据前三项权利要求中任一项所述的半导体器件(100)，还包括至少两个源极区(120)，其中，所述二极管区(134)位于至少两个源极区(120)之间。
16.根据前述权利要求中任一项所述的半导体器件(100)，还包括：
沿第一横向方向延伸的栅极结构(118)；
多个源极区(120)，所述多个源极区随后沿着所述第一横向方向以距离(d)来布置。
17.根据权利要求15所述的半导体器件，还包括：
多个本体区(120)，所述多个本体区随后沿着所述第一横向方向以横向距离来布置。
18.一种制造根据前述权利要求中任一项所述的半导体器件(100)的方法，其中，形成所述电流扩散区(110)包括具有不同离子注入能量的掺杂剂的多次离子注入，并且其中，所述多次离子注入中具有最大离子注入能量的一次离子注入的离子注入剂量大于所述多次离子注入中的任何其它一次离子注入的离子注入剂量。
19.根据权利要求18所述的方法，其中，所述多次离子注入中的所述一次离子注入的离子注入剂量是所述多次离子注入中的任何其它一次离子注入的离子注入剂量的至少1.5倍且至多50倍。
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