CN112615621A - 一种使用电阻阵列的恒振幅压控振荡器 - Google Patents

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CN112615621A CN202011549187.2A CN202011549187A CN112615621A CN 112615621 A CN112615621 A CN 112615621A CN 202011549187 A CN202011549187 A CN 202011549187A CN 112615621 A CN112615621 A CN 112615621A
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邹望辉
贺莎
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Changsha University of Science and Technology
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Changsha University of Science and Technology
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
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Abstract

本发明涉及一种使用电阻阵列的恒振幅压控振荡器，包括：振荡核心电路、第一开关电阻阵列、第二开关电阻阵列、振幅检测电路、控制字产生电路以及反相器；振荡核心电路用于输出振荡信号VON和VOP；振幅检测电路根据输出信号VON和VOP产生峰值电压VP，并根据峰值电压VP和预先设定的参考电压VREF输出相应的电平；控制字产生电路根据当前电路的逻辑状态和振幅检测电路的输出电平产生n位控制字；反相器将n位控制字转换成相应的n位控制字反相信号；第二开关电阻阵列根据n位控制字关断或开启相应的NMOS晶体管；第一开关电阻阵列根据与n位控制字对应的n位控制字反相信号关断或开启相应中的PMOS晶体管。

Description

一种使用电阻阵列的恒振幅压控振荡器
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种使用电阻阵列的恒振幅压控振荡器。
背景技术
压控振荡器(Voltage Controlled Oscillator,VCO)是锁相环的组成单元电路之一，而锁相环通常是无线收发机的必要模块。因为压控振荡器的相位噪声性能在很大程度上决定了无线收发机的性能，所以一般都会选择电感电容压控振荡器(LC-VCO)。经典的LC-VCO核心电路由MOS晶体管交叉耦合对、电感电容回路(LC-tank)，以及尾电流源组成。压控振荡器的工作状况(包括振荡器输出振幅)受工艺、电压和温度(PVT)漂移的影响。一般来说，振荡器振幅越大，相位噪声越低。为了使压控振荡器在极端工作状况下也能满足系统的噪声要求，往往需要设置足够大的尾电流保证足够大的振幅，这必然造成在典型工作状况下尾电流“过剩”，导致振荡器消耗多余的功率。图4是一个典型的带振幅控制的恒振幅压控振荡器，电路使用模拟控制方式，振幅控制电路(104a)检测振荡信号的幅度(峰值)并输出控制信号控制尾电流源M0的电流大小，并进而控制振荡信号的幅度，使其维持在参考电压VREF附近。
同时，考虑振荡器的主要噪声来源，研究表明尾电流源产生的噪声大约占振荡器总相位噪声的75％，这使得减小尾电流噪声对提高压控振荡器相位噪声性能至关重要。图5是一个使用了滤波机制的压控振荡器，滤波器件为电容CF和电感LF。使用滤波器可以在不增加功耗的前提下降低压控振荡器的相位噪声，但引入额外的电感和电容，尤其是电感大大增加了芯片面积。在另外一种方案中，去除尾电流源可以在不增加芯片面积情况下达到更好的相位噪声性能，然而，由于缺乏尾电流源，压控振荡器通常表现出高功耗和低PVT稳定性。
发明内容
(一)要解决的技术问题
鉴于现有技术的上述缺点、不足，本发明提供一种使用电阻阵列的恒振幅压控振荡器，其解决了振荡器噪声高的技术问题。
(二)技术方案
为了达到上述目的，本发明采用的主要技术方案包括：
本发明实施例提供一种使用电阻阵列的恒振幅压控振荡器，所述振荡器包括：振荡核心电路、第一开关电阻阵列、第二开关电阻阵列、振幅检测电路、控制字产生电路以及反相器；
所述振荡核心电路分别与所述第一开关电阻阵列、第二开关电阻阵列、振幅检测电路连接；
所述控制字产生电路分别与所述反相器、第二开关电阻阵列、振幅检测电路连接；
所述反相器与所述第一开关电阻阵列连接；
所述振荡核心电路用于产生并输出振荡信号VON和VOP；
所述振幅检测电路用于根据所述输出振荡信号VON和VOP产生峰值电压VP，并根据所述峰值电压VP和预先设定的参考电压VREF输出相应的电平；
所述控制字产生电路为数字时序逻辑电路，用于根据当前电路的逻辑状态和所述振幅检测电路的输出电平产生n位控制字；
所述反相器用于将n位控制字转换成相应的n位控制字反相信号；
所述第二开关电阻阵列用于根据所述n位控制字关断或开启所述第二开关电阻阵列中相应的NMOS晶体管；
所述第一开关电阻阵列用于根据与所述n位控制字对应的n位控制字反相信号关断或开启所述第一开关电阻阵列中相应的PMOS晶体管。
优选的，
所述振荡核心电路包括：NMOS晶体管M1、NMOS晶体管M2、PMOS晶体管M3、PMOS晶体管M4、谐振电感、谐振电容；
其中，所述谐振电感的第一端与所述谐振电容的第一端连接；
所述谐振电感的第二端与所述谐振电容的第二端连接；
所述PMOS晶体管M3的漏极和所述PMOS晶体管M4的栅极与所述谐振电容的第一端连接；
所述PMOS晶体管M4的漏极和所述PMOS晶体管M3的栅极与所述谐振电容的第二端连接；
所述PMOS晶体管M4的源极和所述PMOS晶体管M3的源极连接；
所述NMOS晶体管M1的漏极和所述NMOS晶体管M2的栅极与所述谐振电感的第一端连接；
所述NMOS晶体管M1的栅极和所述NMOS晶体管M2的漏极与所述谐振电感的第二端连接；
所述NMOS晶体管M1的源极和所述NMOS晶体管M2的源极连接；
所述控制谐振电容与输入电压VC连接。
优选的，
所述第一开关电阻阵列包括：并联的n+1路第一开关电阻支路；
其中每路所述第一开关电阻支路的一端与电源端VDD连接，另一端与所述振荡核心电路的A端连接；
其中，所述振荡核心电路的A端为所述PMOS晶体管M4的源极或所述PMOS晶体管M3的源极；
每路所述第一开关电阻支路包括：依次连接的PMOS晶体管和电阻Rp；
其中，所述n+1路第一开关电阻支路中的第一路第一开关支路中的PMOS晶体管保持常开启；
所述n+1路第一开关电阻支路中的n路第一开关支路的PMOS晶体管由对应的n位控制字反相信号控制开启或关断。
优选的，
所述第二开关电阻阵列包括：并联的n+1路第二开关电阻支路；
其中，每路所述第二开关电阻支路的一端与接地端GND连接，另一端与所述振荡核心电路的B端连接；
其中所述振荡核心电路的B端为所述NMOS晶体管M1的源极或所述NMOS晶体管M2的源极；
每条所述第二开关电阻支路包括：依次连接的NMOS晶体管和电阻Rn；
其中，所述n+1路第二开关电阻支路中的第一路第二开关电阻支路的NMOS晶体管保持常开启；
所述n+1路第二开关电阻支路中的n路第二开关支路的NMOS晶体管由对应的n位控制字控制开启或关断。
优选的，
所述振幅检测电路包括：峰值检测电路和电压比较电路；
所述峰值检测电路分别与所述谐振电容的第二端、所述谐振电感的第一端连接；
峰值检测电路用于根据振荡核心电路的输出振荡信号VON和VOP产生峰值电压VP；
所述电压比较电路与所述峰值检测电路连接；
所述电压比较电路用于针对所述峰值电压VP和参考电压VREF进行比较，获取比较结果，并根据比较结果输出相应的电平。
优选的，所述电压比较电路根据比较结果输出相应的电平，具体包括：
若所述比较结果为所述峰值电压VP大于所述参考电压VREF，则所述电压比较电路输出高电平；
若所述比较结果为所述峰值电压VP小于所述参考电压VREF，则所述电压比较电路输出低电平。
优选的，所述电压比较电路根据比较结果输出相应的电平，具体包括：
若所述比较结果为所述峰值电压VP大于所述参考电压VREF，则所述电压比较电路输出低电平；
若所述比较结果为所述峰值电压VP小于所述参考电压VREF，则所述电压比较电路输出高电平。
优选的，
所述控制字产生电路为数字时序逻辑电路，使用外部输入的时钟信号CK；
所述时钟信号CK产生时钟周期，在每个时钟周期，所述控制字产生电路用于根据当前电路的逻辑状态和振幅检测电路的输出电平产生n位控制字；
所述n位控制字用以控制所述第二开关电阻阵列中所述n+1路第二开关电阻支路中的n路第二开关支路的NMOS晶体管的开启或关断；
所述n位控制字经过所述反相器产生的n位控制字反相信号用以控制第一开关电阻阵列中的PMOS晶体管。
优选的，
所述谐振电容为二极管或MOS容抗管。
优选的，
所述谐振电容包含：二极管或MOS容抗管和与所述二极管或MOS容抗管并联的一条或多条数控电容支路；
所述数控电容支路用于由外部输入的数字信号控制其支路两端电容值为高值或低值。
优选的，
所述第一开关电阻阵列中的n+1个电阻Rp的阻值相等且第二开关电阻阵列中的n+1个电阻Rn的阻值相等；
或，
所述第一开关电阻阵列中的n+1个电阻Rp的阻值和第二开关电阻阵列中的n+1个电阻Rn的阻值分别依次满足二进制方式取值；
或，
所述第一开关电阻阵列中的a个电阻Rp的阻值相等且所述第一开关电阻阵列中的b个电阻Rp的阻值依次满足二进制方式取值；所述第二开关电阻阵列中的x个电阻Rn的阻值相等且所述第二开关电阻阵列中的y个电阻Rn的阻值依次满足二进制方式取值；
其中，a、b、x以及y均为预先设定值，且a+b＝n+1；x+y＝n+1。
优选的，
所述电压比较电路采用时钟控制结构，且与所述控制字产生电路使用同源时钟信号CK。
(三)有益效果
本发明的有益效果是：本发明的一种使用电阻阵列的恒振幅压控振荡器，由于采用电阻和工作在线性区的MOS晶体管，相对于现有技术而言，其可以降低的噪声，尤其是低频噪声，恒振幅压控振荡器可提供更好的噪声性能的效果。
所述恒振幅压控振荡器其振幅控制采用数字方式，数字方式相比模拟方式可以更方便的实现控制环路的稳定性，同时也可以在所述控制字产生电路中设置复杂控制逻辑，实现对振荡器的复杂控制。
附图说明
图1为本发明所述使用电阻阵列的恒振幅压控振荡器结构示意图；
图2为根据本发明所实现的一个实施例示意图；
图3为根据本发明所实现的一个实施例的振荡输出波形图；
图4为现有技术中常规的恒振幅压控振荡器结构示意图；
图5为现有技术中带滤波机制的压控振荡器结构示意图。
【附图标记说明】
101：振荡核心电路；
601：谐振电感；
602：谐振电容；
102：第一开关电阻阵列；
201：PMOS晶体管；
202：电阻Rp；
103：第二开关电阻阵列；
301：NMOS晶体管；
302：电阻Rn；
104：振幅检测电路；
401：峰值检测电路；
402：电压比较电路；
105：控制字产生电路；
501：控制字；
106：反相器；
502：控制字反相信号。
具体实施方式
为了更好的解释本发明，以便于理解，下面结合附图，通过具体实施方式，对本发明作详细描述。
为了更好的理解上述技术方案，下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更清楚、透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
参见图1和图2，本实施例提供一种使用电阻阵列的恒振幅压控振荡器，所述振荡器包括：振荡核心电路101、第一开关电阻阵列102、第二开关电阻阵列103、振幅检测电路104、控制字产生电路105以及反相器106。
所述振荡核心电路101分别与所述第一开关电阻阵列102、第二开关电阻阵列103、振幅检测电路104连接。
所述控制字产生电路105分别与所述反相器106、第二开关电阻阵列103、振幅检测电路104连接。
所述反相器106与所述第一开关电阻阵列102连接。
所述振荡核心电路101用于产生并输出振荡信号VON和VOP。
所述振幅检测电路104用于根据所述输出振荡信号VON和VOP产生峰值电压VP，并根据所述峰值电压VP和预先设定的参考电压VREF输出相应的电平。
所述控制字产生电路105用于根据当前电路的逻辑状态和所述振幅检测电路104的输出电平产生n位控制字501。
所述反相器106用于将n位控制字501转换成相应的n位控制字反相信号502。
所述第二开关电阻阵列103用于根据所述n位控制字501关断或开启所述第二开关电阻阵列103中相应的NMOS晶体管。
所述第一开关电阻阵列102用于根据与所述n位控制字501对应的n位控制字反相信号502关断或开启所述第一开关电阻阵列102相应的PMOS晶体管。
本实施例中优选的，所述振荡核心电路101包括：NMOS晶体管M1、NMOS晶体管M2、PMOS晶体管M3、PMOS晶体管M4、谐振电感601、谐振电容602。
其中，所述谐振电感601的第一端与所述谐振电容602的第一端连接；所述谐振电感601的第二端与所述谐振电容602的第二端连接。
所述PMOS晶体管M3的漏极和所述PMOS晶体管M4的栅极与所述谐振电容602的第一端连接。
所述PMOS晶体管M4的漏极和所述PMOS晶体管M3的栅极与所述谐振电容602的第二端连接。
所述PMOS晶体管M4的源极和所述PMOS晶体管M3的源极连接。
所述NMOS晶体管M1的漏极和所述NMOS晶体管M2的栅极与所述谐振电感601的第一端连接。
所述NMOS晶体管M1的栅极和所述NMOS晶体管M2的漏极与所述谐振电感601的第二端连接。
所述NMOS晶体管M1的源极和所述NMOS晶体管M2的源极连接；
所述控制谐振电容602与输入电压VC连接。
在本实施例中M1和M2形成交叉耦合对，M3和M4形成交叉耦合对；谐振电感601采用片上平面电感，谐振电容602采用MOS容抗管，并包含与MOS容抗管并联的5位数控电容支路。
本实施例中优选的，所述第一开关电阻阵列102包括：并联的n+1路第一开关电阻支路。
其中每路所述第一开关电阻支路的一端与电源端VDD连接，另一端与所述振荡核心电路101的A端连接。
其中，所述振荡核心电路101的A端为所述PMOS晶体管M4的源极或所述PMOS晶体管M3的源极。
每路所述第一开关电阻支路包括：依次连接的PMOS晶体管201和电阻Rp202。
其中，所述n+1路第一开关电阻支路中的第一路第一开关支路中的PMOS晶体管保持常开。
所述n+1路第一开关电阻支路中的n路第一开关支路的PMOS晶体管由对应的n位控制字反相信号502控制开启或关断。
本实施例中优选的，所述第二开关电阻阵列103包括：并联的n+1路第二开关电阻支路。
其中，每路所述第二开关电阻支路的一端与接地端GND连接，另一端与所述振荡核心电路101的B端连接。
其中所述振荡核心电路101的B端为所述NMOS晶体管M1的源极或所述NMOS晶体管M2的源极。
每条所述第二开关电阻支路包括：依次连接的NMOS晶体管301和电阻Rn302。
其中，所述n+1路第二开关电阻支路中的第一路第二开关电阻支路的NMOS晶体管保持常开。
所述n+1路第二开关电阻支路中的n路第二开关支路的NMOS晶体管由对应的n位控制字501控制开启或关断。
本实施例中优选的，所述振幅检测电路104包括：峰值检测电路401和电压比较电路402；所述峰值检测电路401分别与所述谐振电容602的第二端、所述谐振电感601的第一端连接；峰值检测电路401用于根据振荡核心电路101的输出振荡信号VON和VOP并产生峰值电压VP。
所述电压比较电路402与所述峰值检测电路401连接。
所述电压比较电路402用于针对所述峰值电压VP和参考电压VREF进行比较，获取比较结果，并根据比较结果输出相应的电平。
其中，若所述比较结果为所述峰值电压VP大于所述参考电压VREF，则输出高电平。
若所述比较结果为所述峰值电压VP小于所述参考电压VREF，则输出低电平。
本实施例中优选的，所述控制字产生电路105，使用外部输入的时钟信号CK；所述时钟CK产生时钟周期，在每个时钟周期，所述控制字产生电路105用于根据当前电路的逻辑状态和振幅检测电路104的输出电平更新6位控制字501，更新包括保持不变、加1和减1。
所述6位控制字501用以控制所述第二开关电阻阵列103中所述7路第二开关电阻支路中的6路第二开关支路的NMOS晶体管的开启或关断。
所述6位控制字501经过所述反相器106产生的6位控制字反相信号502用以控制第一开关电阻阵列102中的PMOS晶体管。
本实施例中优选的，所述谐振电容602包括：MOS容抗管和与MOS容抗管并联的5位数控电容支路。
本实施例中优选的，所述第一开关电阻阵列102中的7个电阻Rp202的阻值和第二开关电阻阵列103中的7个电阻Rn302分别满足二进制方式取值。
本实施例中优选的，所述电压比较电路402采用时钟控制结构，且与所述控制字产生电路105使用同源时钟信号CK。
在本实施例的一个恒振幅压控振荡器的实际应用中，当电路上电时，所述控制字产生电路105输出111111，开启第一开关电阻阵列102和第二开关电阻阵列103中的所有支路，振荡核心电路101获得最大工作电流，迅速起振；然后控制字产生电路105按照预设算法逻辑更新输出，振荡核心电路101振幅逐步降低，最后稳定在预设值VREF，其中振荡输出波形图参见图5。
在本实施例的一个恒振幅压控振荡器的实际应用中，所述第一开关电阻阵列102、第二开关电阻阵列103、振幅检测电路104和控制字产生电路105组成压控振荡器振幅控制环路，其工作原理是：振幅检测电路104检测振荡核心电路101输出信号峰值电压VP，当VP高于参考电压VREF时，振幅检测电路104输出高电平，控制字产生电路105更新6位控制字501，6位控制字反相信号502相应更新，分别控制第二开关电阻阵列103和第一开关电阻阵列102，其中的一个或多个PMOS晶体管和NMOS晶体管关断，振荡核心电路101工作电流减小，输出信号峰值电压降低；当VP低于参考电压VREF时，控制原理与上述类似。
一般认为电阻相比MOS晶体管具有更低的噪声，尤其是低频噪声；同时，MOS晶体管工作在线性区相比工作在饱和区具有更低的噪声。在本实施例的一个恒振幅压控振荡器的实际应用中，所述恒振幅压控振荡器使用电阻，并且MOS晶体管工作在线性区，而传统技术方案中的尾电流源MOS晶体管工作在饱和区。所以，本实施例中的恒振幅压控振荡器可提供更好的噪声性能。
在本实施例的一个恒振幅压控振荡器的实际应用中，所述恒振幅压控振荡器其振幅控制采用数字方式。而数字方式相比模拟方式的优势在于：可以更方便的实现控制环路的稳定性；可以在所述控制字产生电路中设置复杂控制逻辑，实现对振荡器的复杂控制。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连；可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”，可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”，可以是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”，可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度低于第二特征。
在本说明书的描述中，术语“一个实施例”、“一些实施例”、“实施例”、“示例”、“具体示例”或“一些示例”等的描述，是指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行改动、修改、替换和变型。

Claims (10)

1.一种使用电阻阵列的恒振幅压控振荡器，其特征在于，所述振荡器包括：振荡核心电路(101)、第一开关电阻阵列(102)、第二开关电阻阵列(103)、振幅检测电路(104)、控制字产生电路(105)以及反相器(106)；
所述振荡核心电路(101)分别与所述第一开关电阻阵列(102)、第二开关电阻阵列(103)、振幅检测电路(104)连接；
所述控制字产生电路(105)分别与所述反相器(106)、第二开关电阻阵列(103)、振幅检测电路(104)连接；
所述反相器(106)与所述第一开关电阻阵列(102)连接；
所述振荡核心电路(101)用于产生并输出振荡信号VON和VOP；
所述振幅检测电路(104)用于根据所述输出振荡信号VON和VOP产生峰值电压VP，并根据所述峰值电压VP和预先设定的参考电压VREF输出相应的电平；
所述控制字产生电路(105)为数字时序逻辑电路，用于根据当前电路的逻辑状态和所述振幅检测电路(104)的输出电平产生n位控制字(501)；
所述反相器(106)用于将n位控制字(501)转换成相应的n位控制字反相信号(502)；
所述第二开关电阻阵列(103)用于根据所述n位控制字(501)关断或开启所述第二开关电阻阵列(103)中相应的NMOS晶体管；
所述第一开关电阻阵列(102)用于根据与所述n位控制字(501)对应的n位控制字反相信号(502)关断或开启所述第一开关电阻阵列(102)中相应的PMOS晶体管。
2.根据权利要求1所述的恒振幅压控振荡器，其特征在于，
所述振荡核心电路(101)包括：NMOS晶体管M1、NMOS晶体管M2、PMOS晶体管M3、PMOS晶体管M4、谐振电感(601)、谐振电容(602)；
其中，所述谐振电感(601)的第一端与所述谐振电容(602)的第一端连接；
所述谐振电感(601)的第二端与所述谐振电容(602)的第二端连接；
所述PMOS晶体管M3的漏极和所述PMOS晶体管M4的栅极与所述谐振电容(602)的第一端连接；
所述PMOS晶体管M4的漏极和所述PMOS晶体管M3的栅极与所述谐振电容(602)的第二端连接；
所述PMOS晶体管M4的源极和所述PMOS晶体管M3的源极连接；
所述NMOS晶体管M1的漏极和所述NMOS晶体管M2的栅极与所述谐振电感(601)的第一端连接；
所述NMOS晶体管M1的栅极和所述NMOS晶体管M2的漏极与所述谐振电感(601)的第二端连接；
所述NMOS晶体管M1的源极和所述NMOS晶体管M2的源极连接；
所述控制谐振电容(602)与输入电压VC连接。
3.根据权利要求1所述的恒振幅压控振荡器，其特征在于，
所述第一开关电阻阵列(102)包括：并联的n+1路第一开关电阻支路；
其中每路所述第一开关电阻支路的一端与电源端VDD连接，另一端与所述振荡核心电路(101)的A端连接；
其中，所述振荡核心电路(101)的A端为所述PMOS晶体管M4的源极或所述PMOS晶体管M3的源极；
每路所述第一开关电阻支路包括：依次连接的PMOS晶体管(201)和电阻Rp(202)；
其中，所述n+1路第一开关电阻支路中的第一路第一开关支路中的PMOS晶体管保持常开启；
所述n+1路第一开关电阻支路中的n路第一开关支路的PMOS晶体管由对应的n位控制字反相信号(502)控制开启或关断。
4.根据权利要求1所述的恒振幅压控振荡器，其特征在于，
所述第二开关电阻阵列(103)包括：并联的n+1路第二开关电阻支路；
其中，每路所述第二开关电阻支路的一端与接地端GND连接，另一端与所述振荡核心电路(101)的B端连接；
其中所述振荡核心电路(101)的B端为所述NMOS晶体管M1的源极或所述NMOS晶体管M2的源极；
每条所述第二开关电阻支路包括：依次连接的NMOS晶体管(301)和电阻Rn(302)；
其中，所述n+1路第二开关电阻支路中的第一路第二开关电阻支路的NMOS晶体管保持常开启；
所述n+1路第二开关电阻支路中的n路第二开关支路的NMOS晶体管由对应的n位控制字(501)控制开启或关断。
5.根据权利要求2所述的恒振幅压控振荡器，其特征在于，
所述振幅检测电路(104)包括：峰值检测电路(401)和电压比较电路(402)；
所述峰值检测电路(401)分别与所述谐振电容(602)的第二端、所述谐振电感(601)的第一端连接；
峰值检测电路(401)用于根据振荡核心电路(101)的输出振荡信号VON和VOP产生峰值电压VP；
所述电压比较电路(402)与所述峰值检测电路(401)连接；
所述电压比较电路(402)用于针对所述峰值电压VP和参考电压VREF进行比较，获取比较结果，并根据比较结果输出相应的电平；
其中，所述电压比较电路(402)根据比较结果输出相应的电平，具体包括：
若所述比较结果为所述峰值电压VP大于所述参考电压VREF，则所述电压比较电路(402)输出高电平；
若所述比较结果为所述峰值电压VP小于所述参考电压VREF，则所述电压比较电路(402)输出低电平；
或者，所述电压比较电路(402)根据比较结果输出相应的电平，具体包括：
若所述比较结果为所述峰值电压VP大于所述参考电压VREF，则所述电压比较电路(402)输出低电平；
若所述比较结果为所述峰值电压VP小于所述参考电压VREF，则所述电压比较电路(402)输出高电平。
6.根据权利要求1所述的恒振幅压控振荡器，其特征在于，
所述控制字产生电路(105)为数字时序逻辑电路，使用外部输入的时钟信号CK；
所述时钟信号CK产生时钟周期，在每个时钟周期，所述控制字产生电路(105)用于根据当前电路的逻辑状态和振幅检测电路(104)的输出电平产生n位控制字(501)；
所述n位控制字(501)用以控制所述第二开关电阻阵列(103)中所述n+1路第二开关电阻支路中的n路第二开关支路的NMOS晶体管的开启或关断；
所述n位控制字(501)经过所述反相器(106)产生的n位控制字反相信号(502)用以控制第一开关电阻阵列(102)中的PMOS晶体管。
7.根据权利要求2所述的恒振幅压控振荡器，其特征在于，
所述谐振电容(602)为二极管或MOS容抗管。
8.根据权利要求2所述的恒振幅压控振荡器，其特征在于，
所述谐振电容(602)包含：二极管或MOS容抗管和与所述二极管或MOS容抗管并联的一条或多条数控电容支路；
所述数控电容支路用于由外部输入的数字信号控制其支路两端电容值为高值或低值。
9.根据权利要求3-4中任一所述的恒振幅压控振荡器，其特征在于，
所述第一开关电阻阵列(102)中的n+1个电阻Rp(202)的阻值相等且第二开关电阻阵列(103)中的n+1个电阻Rn(302)的阻值相等；
或，
所述第一开关电阻阵列(102)中的n+1个电阻Rp(202)的阻值和第二开关电阻阵列(103)中的n+1个电阻Rn(302)的阻值分别依次满足二进制方式取值；
或，
所述第一开关电阻阵列(102)中的a个电阻Rp(202)的阻值相等且所述第一开关电阻阵列(102)中的b个电阻Rp(202)的阻值依次满足二进制方式取值；所述第二开关电阻阵列(103)中的x个电阻Rn(302)的阻值相等且所述第二开关电阻阵列(103)中的y个电阻Rn(302)的阻值依次满足二进制方式取值；
其中，a、b、x以及y均为预先设定值，且a+b＝n+1；x+y＝n+1。
10.根据权利要求5所述的恒振幅压控振荡器，其特征在于，
所述电压比较电路(402)采用时钟控制结构，且与所述控制字产生电路(105)使用同源时钟信号CK。
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