CN112581348A - 最小侵入性指令指针-察觉处理资源活动概要分析的方法和设备 - Google Patents

Abstract

公开了用于最小侵入性指令指针‑察觉处理资源活动概要分析的系统和方法。在一个实施例中，图形处理器包含处理资源的分组和与处理资源的分组相关联的控制逻辑。所述控制逻辑被配置成对处理资源的分组中的至少一个处理资源的状态进行采样并根据所述状态来确定活动数据，其中所述活动数据包含以下中的至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率和着色器活动。

Description

最小侵入性指令指针-察觉处理资源活动概要分析的方法和 设备

技术领域

实施例一般涉及数据处理，并且更特定地涉及经由设备（例如，通用图形处理单元）的最小侵入性指令指针-察觉处理资源活动概要分析（aware processing resourceactivity profiling）。

背景技术

当前的并行图形数据处理包含开发用于对图形数据执行特定操作的系统和方法，所述特定操作例如线性插值、曲面细分（tessellation）、栅格化（rasterization）、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；但是，更近一些，图形处理器的某些部分已变得可编程，从而使此类处理器可支持用于处理顶点和片段数据的各种各样的操作。

为了进一步提高性能，图形处理器通常实现诸如流水线技术（pipelining）之类的处理技术，这些技术试图在整个图形流水线的不同部分中并行处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，并行线程的群组尝试尽可能频繁地一起同步执行程序指令，以提高处理效率。对于SIMT架构的软件和硬件的总体概述，可在Shane Cook的CUDA Programming第3章，第37-51页（2013）中找到。

附图说明

为了可详细地理解本实施例的上述特征的方式，可通过参考实施例来得到对上文简要概述的实施例的更特定描述，其中一些实施例在附图中示出。然而，要注意，附图仅示出了典型的实施例，并且因此不应被认为是对其范围的限制。

图1是根据实施例的处理系统100的框图；

图2A-2D图示了根据实施例的计算系统和图形处理器；

图3A-3C是根据实施例的另外的图形处理器和计算加速器架构的框图；

图4是根据一些实施例的图形处理器的图形处理引擎410的框图；

图5A-5B图示了根据实施例的线程执行逻辑500，其包含在图形处理器核中采用的处理元件的阵列；

图6图示了根据实施例的另外的执行单元600；

图7是图示根据一些实施例的图形处理器指令格式700的框图；

图8是根据实施例的图形处理器800的另一个实施例的框图；

图9A是图示根据一些实施例的图形处理器命令格式900的框图；

图9B是图示根据实施例的图形处理器命令序列910的框图。

图10图示了根据一些实施例的用于数据处理系统1000的示例性图形软件架构；

图11A是图示根据实施例的可用于制造集成电路以执行操作的IP核开发系统1100的框图；

图11B图示了根据一些实施例的集成电路封装组装件1170的截面侧视图。

图11C图示了封装组装件1190，该封装组件1190包含连接至衬底1180（例如，基础管芯（base die））的多个硬件逻辑小芯片（hardware logic chiplet）单元。

图11D图示了根据实施例的包含可互换小芯片1195的封装组装件1194。

图12图示了示例性集成电路以及图13A-13B图示了根据本文中描述的各种实施例的可使用一个或多个IP核来制造的相关联的图形处理器。

图14示出了根据一个实施例的对于EU的分组的示例执行电路系统（circuitry）1400。

图15提供了根据一个实施例的执行电路系统和EU停顿原因解析（stall reasonresolution）的图示。

图16图示了根据一个实施例的方法1600，该方法1600具有用于处理类高速缓存的聚合结构（例如，高速缓存单元1450A-1450H）中新样本的示例性操作序列。

图17图示了根据一个实施例的具有样本数据和停顿原因的类高速缓存的聚合结构的示例表。

图18示出了根据一个实施例的主存储器循环缓冲器的内容的示例表。

图19A-19C图示了根据实施例的另外的图形多处理器。

具体实施方式

在一些实施例中，图形处理单元（GPU）以通信方式耦合到主机/处理器核，以加速图形操作、机器学习操作、模式分析操作以及各种通用GPU（GPGPU）功能。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink的高速互连）以通信方式耦合到主机处理器/核。在其它实施例中，GPU可集成在与核相同的封装件或芯片上，并通过内部处理器总线/互连（即，封装件或芯片的内部）以通信方式耦合到核。无论GPU被连接的方式如何，处理器核都可以以工作描述符中含有的命令/指令序列的形式将工作分配给GPU。然后，GPU将专用电路系统/逻辑用于高效地处理这些命令/指令。

在下面的描述中，阐述了许多特定细节以提供更透彻的理解。然而，对于本领域的技术人员将明显的是，可在没有这些特定细节中的一个或多个的情况下实践本文中描述的实施例。在其它情况下，未描述公知的特征，以避免模糊本实施例的细节。

系统概述

图1是根据实施例的处理系统100的框图。系统100可用于单处理器台式计算机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统中。在一个实施例中，系统100是并入在供移动、手持式或嵌入式装置中（诸如在带有到局域或广域网的有线或无线连接性的物联网（IoT）装置内）使用的片上系统（SoC）集成电路内的处理平台。

在一个实施例中，系统100可包含以下各项、与以下各项耦合或者被集成在以下各项内：基于服务器的游戏平台；游戏控制台，包含游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是以下各项的一部分：移动电话、智能电话、平板计算装置或诸如带有低内部存储容量的膝上型计算机之类的移动因特网连接的装置。处理系统100还可包含以下各项、与以下各项耦合或者被集成在以下各项内：可穿戴装置，诸如智能手表可穿戴装置；智能眼镜（smart eyewear）或服装，其用增强现实（AR）或虚拟现实（VR）特征来被增强以提供视觉、音频或触觉输出，以补充现实世界视觉、音频或触觉体验或者以其它方式提供文本、音频、图形、视频、全息图像或视频、或者触觉反馈；其它增强现实（AR）装置；或者其它虚拟现实（VR）装置。在一些实施例中，处理系统100包含电视或机顶盒装置，或者是电视或机顶盒装置的一部分。在一个实施例中，系统100可包含以下各项、与以下各项耦合或者被集成在以下各项内：自动驾驶交通工具，诸如公共汽车、牵引车拖车、汽车、摩托车或电动自行车、飞机或滑翔机（或其任何组合）。自动驾驶交通工具可使用系统100来处理在交通工具周围感测到的环境。

在一些实施例中，一个或多个处理器102各自包含一个或多个处理器核107以处理指令，所述指令在被执行时，执行用于系统或用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个处理器核被配置成处理特定指令集109。在一些实施例中，指令集109可促进复杂指令集计算（CISC）、精简指令集计算（RISC）或经由超长指令字（VLIW）的计算。一个或多个处理器核107可处理不同指令集109，所述指令集109可包含用于促进对其它指令集的仿真的指令。处理器核107还可包含其它处理装置，诸如数字信号处理器（DSP）。

在一些实施例中，处理器102包含高速缓冲存储器104。取决于架构，处理器102可具有单个内部高速缓存或多个级别的内部高速缓存。在一些实施例中，在处理器102的各种组件之间共享高速缓冲存储器。在一些实施例中，处理器102还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），其可在使用已知高速缓存一致性技术的处理器核107之间被共享。寄存器堆106可另外被包含在处理器102中，并且可包含用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其它寄存器可特定于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其它组件之间传送通信信号，诸如地址、数据或控制信号。接口总线110在一个实施例中可以是处理器总线，诸如某一版本的直接媒体接口（DMI）总线。然而，处理器总线不限于DMI总线，并且可包含一个或多个外设组件互连总线（PeripheralComponent Interconnect bus）（例如，PCI、PCI express）、存储器总线或其它类型的接口总线。在一个实施例中，（一个或多个）处理器102包含集成的存储器控制器116和平台控制器集线器130。存储器控制器116促进存储器装置与系统100的其它组件之间的通信，而平台控制器集线器（PCH）130经由本地I/O总线提供到I/O装置的连接。

存储器装置120可以是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪速存储器装置、相变存储器装置或具有适合性能以充当进程存储器的某一其它存储器装置。在一个实施例中，存储器装置120可作为用于系统100的系统存储器进行操作，以存储数据122和指令121以供在一个或多个处理器102执行应用或进程时使用。存储器控制器116还与可选的外部图形处理器118耦合，所述外部图形处理器118可与处理器102中的一个或多个图形处理器108进行通信以执行图形和媒体操作。在一些实施例中，可由加速器112协助图形、媒体和/或计算操作，所述加速器112是可被配置成执行图形、媒体或计算操作的专门集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，其可被用于与图形处理器108协同执行光线追踪操作。在一个实施例中，可使用外部加速器119来替代加速器112或与加速器112协同。

在一些实施例中，显示装置111可连接到（一个或多个）处理器102。显示装置111可以是如在移动电子装置或膝上型装置中的内部显示装置或者经由显示接口（例如，DisplayPort等）附连的外部显示装置中的一个或多个。在一个实施例中，显示装置111可以是头戴式显示器（HMD），诸如供在虚拟现实（VR）应用或增强现实（AR）应用中使用的立体显示装置。

在一些实施例中，平台控制器集线器130使得外设能经由高速I/O总线连接到存储器装置120和处理器102。I/O外设包含但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储装置124（例如，非易失性存储器、易失性存储器、硬盘驱动器、闪速存储器、NAND、3D NAND、3D XPoint等）。数据存储装置124可经由存储接口（例如，SATA）或经由诸如外设组件互连总线（例如，PCI、PCI express）之类的外设总线进行连接。触摸传感器125可包含触摸屏传感器、压力传感器或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器或诸如3G、4G、5G或长期演进（LTE）收发器之类的移动网络收发器。固件接口128能够实现与系统固件通信，并且可以是例如统一可扩展固件接口（UEFI）。网络控制器134可能够实现到有线网络的网络连接。在一些实施例中，高性能网络控制器（未示出）与接口总线110耦合。在一个实施例中，音频控制器146是多通道高清晰度音频控制器。在一个实施例中，系统100包含用于将传统（legacy）（例如，个人系统2（PS/2））装置耦合到系统的可选的传统I/O控制器140。平台控制器集线器130还可连接到一个或多个通用串行总线（USB）控制器142连接输入装置，诸如键盘和鼠标143组合、相机144或其它USB输入装置。

将领会的是，示出的系统100是示例性的而不是限制性的，因为以不同方式配置的其它类型的数据处理系统也可被使用。例如，存储器控制器116和平台控制器集线器130的实例可被集成到分立的外部图形处理器（诸如，外部图形处理器118）中。在一个实施例中，平台控制器集线器130和/或存储器控制器116可在一个或多个处理器102的外部。例如，系统100可包含外部存储器控制器116和平台控制器集线器130，其可被配置为与（一个或多个）处理器102通信的系统芯片组内的存储器控制器集线器和外设控制器集线器。

例如，可使用电路板（“滑板（sled）”），将诸如CPU、存储器和其它组件之类的组件放置在所述滑板上，其被设计用于增加的热性能。在一些实施例中，诸如处理器的处理组件位于滑板的顶侧上，而诸如DIMM之类的近存储器位于滑板的底侧上。作为通过此设计提供的增强气流的结果，组件可比在典型系统中更高的频率和功率水平操作，由此增加性能。此外，滑板被配置成与机架中的功率和数据通信缆线盲配对，从而增强它们被快速移除、升级、重新安装和/或替换的能力。类似地，位于滑板上的各个组件（诸如处理器、加速器、存储器和数据存储驱动器）被配置成由于它们与彼此增加的间距而容易被升级。在说明性实施例中，组件另外包含硬件证明特征以证实其确实性（authenticity）。

数据中心可利用单个网络架构（“组构（fabric）”），所述单个网络架构支持包含以太网和全路径（Omni-Path）的多个其它网络架构。滑板可经由光纤被耦合到交换机，所述光纤提供比典型双绞线缆线（例如，类别5、类别5e、类别6等）更高的带宽和更低的时延。由于高带宽、低时延互连和网络架构，数据中心可使用在物理上解聚的池资源（诸如存储器、加速器（例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等）以及数据存储驱动器），并且在按需基础上将它们提供到计算资源（例如，处理器），使得计算资源能访问池化资源（pooled resource），如同池化资源是本地的那样。

电力供应或电源可将电压和/或电流提供到本文中描述的系统100或任何组件或系统。在一个示例中，电力供应包含用于插入到壁装电源插座的AC到DC（交流到直流）适配器。此类AC电力可以是可再生能源（例如，太阳能）电源。在一个示例中，电源包含DC电源，诸如外部AC到DC转换器。在一个示例中，电源或电力供应包含无线充电硬件以经由接近充电场进行充电。在一个示例中，电源可包含内部电池、交流供应、基于运动的电力供应、太阳能供应或燃料电池源。

图2A-2D图示了由本文中描述的实施例提供的计算系统和图形处理器。与本文中任何其它附图的元件具有相同参考标号（或名称）的图2A-2D的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

图2A是具有一个或多个处理器核202A-202N、集成存储器控制器214和集成图形处理器208的处理器200的实施例的框图。处理器200可包含另外的核，所述另外的核多达并且包含由虚线框表示的另外的核202N。处理器核202A-202N中的每个处理器核包含一个或多个内部高速缓存单元204A-204N。在一些实施例中，每个处理器核还可访问一个或多个共享高速缓存单元206。内部高速缓存单元204A-204N和共享高速缓存单元206表示处理器200内的高速缓冲存储器层级。高速缓冲存储器层级可包含每个处理器核内的至少一级的指令和数据高速缓存，以及一级或多级的共享中间级高速缓存，诸如2级（L2）、3级（L3）、4级（L4）或其它级的高速缓存，其中在外部存储器前的最高级的高速缓存被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各种高速缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包含系统代理核210和一个或多个总线控制器单元216的集合。一个或多个总线控制器单元216管理外设总线的集合，诸如一个或多个PCI或PCI express总线。系统代理核210提供用于各种处理器组件的管理功能性。在一些实施例中，系统代理核210包含一个或多个集成存储器控制器214以管理对各种外部存储器装置（未示出）的访问。

在一些实施例中，处理器核202A-202N中的一个或多个处理器核包含对同时多线程的支持。在此类实施例中，系统代理核210包含用于在多线程的处理期间协调和操作核202A-202N的组件。系统代理核210可另外包含功率控制单元（PCU），所述功率控制单元（PCU）包含用于调节处理器核202A-202N和图形处理器208的功率状态的逻辑和组件。

在一些实施例中，处理器200另外包含用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与包含一个或多个集成存储器控制器214的系统代理核210和共享高速缓存单元206的集合耦合。在一些实施例中，系统代理核210还包含用于驱动到一个或多个耦合的显示器的图形处理器输出的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可被集成在图形处理器208内。

在一些实施例中，基于环的互连单元212被用于耦合处理器200的内部组件。然而，可使用备选互连单元，诸如点对点互连、交换互连或其它技术，包含本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213与环形互连212耦合。

示例性I/O链路213表示多个种类的I/O互连中的至少一个，包含促进各种处理器组件与诸如eDRAM模块的高性能嵌入式存储器模块218之间的通信的封装上I/O互连。在一些实施例中，处理器核202A-202N中的每个处理器核和图形处理器208可使用嵌入式存储器模块218作为共享末级高速缓存。

在一些实施例中，处理器核202A-202N是执行相同指令集架构的同质核（homogenous core）。在另一实施例中，处理器核202A-202N在指令集架构（ISA）方面是异质的（heterogeneous），其中处理器核202A-202N中的一个或多个处理器核执行第一指令集，而其它核中的至少一个核执行第一指令集的子集或不同指令集。在一个实施例中，处理器核202A-202N在微架构方面是异质的，其中具有相对更高功耗的一个或多个核与具有更低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202A-202N在计算能力方面是异质的。另外，处理器200可在一个或多个芯片上被实现，或者被实现为除其它组件外还具有图示的组件的SoC集成电路。

图2B是根据本文中描述的一些实施例的图形处理器核219的硬件逻辑的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图2B的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。有时被称为核切片（core slice）的图形处理器核219可以是模块化图形处理器内的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且如本文中所描述的图形处理器可包含基于目标功率和性能包络（performance envelope）的多个图形核切片。每个图形处理器核219可包含与也称为子切片的多个子核221A-221F耦合的固定功能块230，所述多个子核221A-221F包含通用和固定功能逻辑的模块化块。

在一些实施例中，固定功能块230包含几何/固定功能流水线231，所述几何/固定功能流水线231可例如在更低性能/或更低功率图形处理器实现中由图形处理器核219中的所有子核共享。在各种实施例中，几何/固定功能流水线231包含3D固定功能流水线（例如，下述的如图3和图4中的3D流水线312）、视频前端单元、线程派生器（thread spawner）和线程分派器（thread dispatcher）以及管理统一返回缓冲器（unified return buffer）（例如，如下所述的在图4中的统一返回缓冲器418）的统一返回缓冲器管理器。

在一个实施例中，固定功能块230还包含图形SoC接口232、图形微控制器233和媒体流水线234。图形SoC接口232提供图形处理器核219与片上系统集成电路内的其它处理器核之间的接口。图形微控制器233是可编程子处理器，其可配置成管理图形处理器核219的各种功能，包含线程分派、调度和抢占（pre-emption）。媒体流水线234（例如，图3和图4的媒体流水线316）包含用于促进包含图像和视频数据的多媒体数据的解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221A-221F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口232使得图形处理器核219可与通用应用处理器核（例如，CPU）和/或SoC内的其它组件通信，所述SoC内的其它组件包含诸如共享末级高速缓冲存储器、系统RAM和/或嵌入式片上或封装上DRAM的存储器层级元件。SoC接口232还可能够实现与SoC内的固定功能装置（诸如，相机成像流水线）的通信，并且能够实现全局存储器原子的使用和/或实现全局存储器原子，所述全局存储器原子可在图形处理器核219与SoC内的CPU之间被共享。SoC接口232还能够实现用于图形处理器核219的功率管理控制，并且能够实现图形核219的时钟域与SoC内的其它时钟域之间的接口。在一个实施例中，SoC接口232能够实现接收来自命令流转化器（command streamer）和全局线程分派器的命令缓冲器（command buffer），所述命令缓冲器被配置成向图形处理器内的一个或多个图形核中的每个图形核提供命令和指令。命令和指令可在要执行媒体操作时被分派到媒体流水线234，或者在要执行图形处理操作时被分派到几何和固定功能流水线（例如，几何和固定功能流水线231、几何和固定功能流水线237）。

图形微控制器233可被配置成执行用于图形处理器核219的各种调度和管理任务。在一个实施例中，图形微控制器233可在子核221A-221F内的处理资源（例如，执行单元（EU））阵列222A-222F、224A-224F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在此调度模型中，在包含图形处理器核219的SoC的CPU核上执行的主机软件可将工作负载提交给多个图形处理器门铃（graphic processor doorbell）中的一个，这调用在适当图形引擎上的调度操作。调度操作包含确定接下来要运行哪个工作负载，向命令流转化器提交工作负载、对在引擎上运行的现有工作负载进行抢占、监测工作负载的进展、以及在工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进用于图形处理器核219的低功率或空闲状态，从而为图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来对图形处理器核219内的寄存器进行保存和恢复的能力。

图形处理器核219可具有多于或少于图示的子核221A-221F，多达N个的模块化子核。对于N个子核的每个集合，图形处理器核219还可包含共享功能逻辑235、共享和/或高速缓冲存储器236、几何/固定功能流水线237以及用于加速各种图形和计算处理操作的另外的固定功能逻辑238。共享功能逻辑235可包含与图4的共享功能逻辑420关联的逻辑单元（例如，采样器、数学和/或线程间通信逻辑），所述逻辑单元可由图形处理器核219内的每N个子核共享。共享和/或高速缓冲存储器236可以是用于图形处理器核219内的N个子核221A-221F的集合的末级高速缓存，并且还可充当可由多个子核访问的共享存储器。几何/固定功能流水线237可代替固定功能块230内的几何/固定功能流水线231而被包含并且可包含相同或类似的逻辑单元。

在一个实施例中，图形处理器核219包含另外的固定功能逻辑238，其可包含供图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，另外的固定功能逻辑238包含供在仅位置着色中使用的另外的几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线237、231内的完全几何流水线；以及剔除流水线（cull pipeline），其是可被包含在另外的固定功能逻辑238内的另外的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的裁减版本（trimmed down version）。完全流水线和剔除流水线可执行相同应用的不同实例，每个实例具有单独的上下文。仅位置着色可隐藏被丢弃三角形的长剔除运行，使得在一些实例中能更早完成着色。例如并且在一个实施例中，另外的固定功能逻辑238内的剔除流水线逻辑可执行与主应用并行的位置着色器，并且一般比完全流水线更快生成关键结果，因为剔除流水线仅对顶点的位置属性进行获取并着色，而不向帧缓冲器执行像素的栅格化和渲染。剔除流水线可使用生成的关键结果来计算用于所有三角形的可见性信息，而不考虑那些三角形是否被剔除。完全流水线（其在此实例中可被称为重放流水线）可消耗可见性信息以跳过被剔除的三角形，以仅对最终被传递到栅格化阶段的可见三角形进行着色。

在一个实施例中，另外的固定功能逻辑238还可包含诸如固定功能矩阵乘法逻辑之类的机器学习加速逻辑，以用于包含针对机器学习训练或推理的优化的实现。

在每个图形子核221A-221F内包含执行资源的集合，其可被用于响应于图形流水线、媒体流水线或着色器程序的请求而执行图形、媒体和计算操作。图形子核221A-221F包含多个EU阵列222A-222F、224A-224F、线程分派和线程间通信（TD/IC）逻辑223A-223F、3D（例如，纹理）采样器225A-225F、媒体采样器206A-206F、着色器处理器227A-227F及共享本地存储器（SLM）228A-228F。EU阵列222A-222F、224A-224F各自包含多个执行单元，所述多个执行单元是能够为图形、媒体或计算操作（包含图形、媒体或计算着色器程序）服务而执行浮点和整数/定点逻辑运算的通用图形处理单元。TD/IC逻辑223A-223F执行用于子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其它3D图形有关数据读取到存储器中。3D采样器可基于配置的样本状态和与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221A-221F可交替包含统一3D和媒体采样器。在子核221A-221F中的每个子核内的执行单元上执行的线程可利用每个子核内的共享本地存储器228A-228F，以使得在线程群组内执行的线程能使用片上存储器的公共池来执行。

图2C图示了包含布置到多核群组240A-240N中的图形处理资源的专用集合的图形处理单元（GPU）239。尽管提供了仅单个多核群组240A的细节，但将领会的是，其它多核群组240B-240N可被配备有图形处理资源的相同或类似集合。

如所图示的，多核群组240A可包含图形核243的集合、张量核244的集合和光线追踪核245的集合。调度器/分派器241调度和分派图形线程以供在各种核243、244、245上执行。寄存器堆242的集合存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器可包含例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储打包数据元素（整数和/或浮点数据元素）的向量寄存器及用于存储张量/矩阵值的贴片寄存器（tile register）。在一个实施例中，贴片寄存器被实现为向量寄存器的组合集合。

一个或多个组合的1级（L1）高速缓存和共享存储器单元247在每个多核群组240A内本地地存储图形数据，诸如纹理数据、顶点数据、像素数据、光线数据、包围体积数据等。一个或多个纹理单元247还可被用于执行纹理操作，诸如纹理映射和采样。由多核群组240A-240N的全部或其子集共享的2级（L2）高速缓存253存储用于多个并发图形线程的图形数据和/或指令。如所图示的，L2高速缓存253可跨多个多核群组240A-240N被共享。一个或多个存储器控制器248将GPU 239耦合到存储器249，所述存储器249可以是系统存储器（例如，DRAM）和/或专用图形存储器（例如，GDDR6存储器）。

输入/输出（I/O）电路系统250将GPU 239耦合到一个或多个I/O装置252，诸如数字信号处理器（DSP）、网络控制器或用户输入装置。片上互连可被用于将I/O装置252耦合到GPU 239和存储器249。I/O电路系统250的一个或多个I/O存储器管理单元（IOMMU）251将I/O装置252直接耦合到系统存储器249。在一个实施例中，IOMMU 251管理页表的多个集合，以将虚拟地址映射到系统存储器249中的物理地址。在此实施例中，I/O装置252、（一个或多个）CPU 246和（一个或多个）GPU 239可共享相同虚拟地址空间。

在一个实现中，IOMMU 251支持虚拟化。在此情况下，它可管理页表的第一集合以将客户/图形虚拟地址映射到客户/图形物理地址，并且管理页表的第二集合以将客户/图形物理地址映射到系统/主机物理地址（例如，在系统存储器249内）。页表的第一和第二集合中的每个的基址可被存储在控制寄存器中并且在上下文切换时被换出（例如，使得新的上下文被提供有对页表的相关集合的访问）。尽管在图2C中未被图示，但多核群组240A-240N和/或核243、244、245中的每个可包含转译后备缓冲器（TLB），以对客户虚拟到客户物理转译、客户物理到主机物理转译以及客户虚拟到主机物理转译进行高速缓存。

在一个实施例中，CPU 246、GPU 239和I/O装置252被集成在单个半导体芯片和/或芯片封装上。图示的存储器249可被集成在相同芯片上，或者可经由片外（off-chip）接口被耦合到存储器控制器248。在一个实现中，存储器249包括GDDR6存储器，所述GDDR6存储器共享与其它物理系统级存储器相同虚拟地址空间，但是本发明的根本原理不限于此特定实现。

在一个实施例中，张量核244包含特别设计成执行矩阵运算的多个执行单元，所述矩阵运算是用于执行深度学习操作的基本计算操作。例如，同时矩阵乘法运算可被用于神经网络训练和推理。张量核244可使用各种操作数精度来执行矩阵处理，所述各种操作数精度包含单精度浮点（例如，32位）、半精度浮点（例如，16位）、整数字（16位）、字节（8位）和半字节（4位）。在一个实施例中，神经网络实现提取每个经渲染的场景的特征，潜在地组合来自多个帧的细节，以构造高质量的最终图像。

在深度学习实现中，可调度并行矩阵乘法工作以供在张量核244上执行。神经网络的训练特别要求大量矩阵点积运算。为了处理N x N x N矩阵相乘的内积公式，张量核244可包含至少N个点积处理元素。在矩阵相乘开始前，一个完整矩阵被加载到贴片寄存器，并且在N个周期的每个周期，第二矩阵的至少一列被加载。每个周期，有被处理的N个点积。

取决于特定实现，可以以不同精度存储矩阵元素，所述不同精度包含16位字、8位字节（例如，INT8）和4位半字节（例如，INT4）。可为张量核244指定不同精度模式以确保最高效的精度被用于不同工作负载（例如，诸如可容许量化到字节和半字节的推理工作负载）。

在一个实施例中，光线追踪核245对于实时光线追踪和非实时光线追踪实现二者均使光线追踪操作加速。特别地，光线追踪核245包含光线遍历（ray traversal）/交叉电路系统，以用于使用包围体积层级（bounding volume hierarchy）（BVH）来执行光线遍历并且标识封闭在BVH体积之内的图元与光线之间的交叉。光线追踪核245还可包含用于执行深度测试和剔除（例如，使用Z缓冲器或类似布置）的电路系统。在一个实现中，光线追踪核245与本文中描述的图像去噪技术协同执行遍历和交叉操作，其至少一部分可在张量核244上被执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行由光线追踪核245生成的帧的去噪。然而，（一个或多个）CPU 246、图形核243和/或光线追踪核245还可实现去噪和/或深度学习算法的全部或一部分。

另外，如上所述，可采用去噪的分布式方法，其中GPU 239在通过网络或高速互连耦合到其它计算装置的计算装置中。在该实施例中，互连的计算装置共享神经网络学习/训练数据来改进速度，利用该速度整个系统学习对不同类型的图像帧和/或不同的图形应用执行去噪。

在一个实施例中，光线追踪核245处理所有BVH遍历和光线-图元交叉，从而避免图形核243以每光线数千个指令而过载。在一个实施例中，每个光线追踪核245包含用于执行包围盒测试（例如，对于遍历操作）的专用电路系统的第一集合和用于执行光线-三角形交叉测试（例如，交叉已被遍历的光线）的专用电路系统的第二集合。因此，在一个实施例中，多核群组240A可仅仅启动光线探头，并且光线追踪核245独立执行光线遍历和交叉并且将命中（hit）数据（例如，命中、无命中（no hit）、多次命中等）返回到线程上下文。在光线追踪核245执行遍历和交叉操作的同时，其它核243、244被释放以执行其它图形或计算工作。

在一个实施例中，每个光线追踪核245包含用于执行BVH测试操作的遍历单元和执行光线-图元交叉测试的交叉单元。交叉单元生成“命中”、“无命中”或“多次命中”响应，交叉单元将该响应提供到适当的线程。在遍历和交叉操作期间，其它核（例如，图形核243和张量核244）的执行资源被释放以执行其它形式的图形工作。

在下述的一个特定实施例中，使用了混合栅格化/光线追踪方法，其中在图形核243与光线追踪核245之间分布工作。

在一个实施例中，光线追踪核245（和/或其它核243、244）包含对诸如Microsoft的DirectX光线追踪（DXR）之类的光线追踪指令集的硬件支持，所述DXR包含DispatchRays命令以及光线-生成、最接近-命中、任何-命中和未命中（miss）着色器，这些能够实现对每个对象指派纹理和着色器的独特集合。由光线追踪核245、图形核243和张量核244可支持的另一光线追踪平台是Vulkan 1.1.85。然而，注意本发明的根本原理不限于任何特定光线追踪ISA。

一般而言，各种核245、244、243可支持光线追踪指令集，所述光线追踪指令集包含用于光线生成、最接近命中、任何命中、光线-图元交叉、每图元和层级包围盒构造、未命中、访问及异常（exception）的指令/功能。更特定地说，一个实施例包含光线追踪指令以执行以下功能：

光线生成 – 可为每个像素、样本或其它用户定义的工作指派执行光线生成指令。

最接近命中 – 可执行最接近命中指令，以用场景内的图元来定位光线的最接近交叉点。

任何命中 - 任何命中指令标识场景内的图元与光线之间的多个交叉，潜在地标识新的最接近交叉点。

交叉 - 交叉指令执行光线-图元交叉测试并且输出结果。

每图元包围盒构造 - 此指令围绕给定图元或图元的群组构建包围盒（例如，在构建新的BVH或其它加速数据结构时）。

未命中 – 指示光线未命中场景的指定区域或场景内的所有几何。

访问 – 指示光线将遍历的子代体积（children volume）。

异常 - 包含各种类型的异常处理程序（例如，针对各种错误状况而被调用）。

图2D是根据本文中描述的实施例的可被配置为图形处理器和/或计算加速器的通用图形处理单元（GPGPU）270的框图。GPGPU 270可经由一个或多个系统和/或存储器总线与主机处理器（例如，一个或多个CPU 246）和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246共享的系统存储器，而存储器272是专用于GPGPU 270的装置存储器。在一个实施例中，装置存储器272和GPGPU 270内的组件可被映射到一个或多个CPU246可访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包含内部直接存储器存取（DMA）控制器269，或者可包含逻辑以执行在其它情况下将由DMA控制器执行的操作。

GPGPU 270包含多个高速缓冲存储器，包含L2高速缓存253、L1高速缓存254、指令高速缓存255和共享存储器256，该共享存储器256的至少一部分也可被分区为高速缓冲存储器。GPGPU 270还包含多个计算单元260A-260N。每个计算单元260A-260N包含向量寄存器261、标量寄存器262、向量逻辑单元263和标量逻辑单元264的集合。计算单元260A-260N还可包含本地共享存储器265和程序计数器266。计算单元260A-260N可与常量高速缓存267耦合，该常量高速缓存267可被用于存储常量数据，所述常量数据是在GPGPU 270上执行的内核或着色器程序的运行期间将不改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的（cached）数据可被直接获取到标量寄存器262中。

在操作期间，一个或多个CPU 246可将命令写入已被映射到可访问地址空间中的GPGPU 270中的寄存器或存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将在GPGPU 270内如何处理那些命令。然后线程分派器258可被用于将线程分派到计算单元260A-260N，以执行那些命令。每个计算单元260A-260N可独立于其它计算单元执行线程。另外，每个计算单元260A-260N可被独立配置用于有条件的计算，并且可有条件地将计算的结果输出到存储器。在提交的命令完成时，命令处理器257可中断一个或多个CPU 246。

图3A-3C图示了由本文中描述的实施例提供的另外的图形处理器和计算加速器架构的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图3A-3C的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

图3A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或者可以是与多个处理核集成的图形处理器，或诸如但不限于存储器装置或网络接口的其它半导体装置。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包含用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存和/或到系统存储器的接口。

在一些实施例中，图形处理器300还包含用于将显示输出数据驱动到显示装置318的显示控制器302。显示控制器302包含用于一个或多个覆盖平面的硬件，以用于显示和组合用户接口元素或视频的多个层。显示装置318可以是内部或外部显示装置。在一个实施例中，显示装置318是头戴式显示装置，诸如虚拟现实（VR）显示装置或增强现实（AR）显示装置。在一些实施例中，图形处理器300包含视频编解码器引擎306以将媒体编码成一个或多个媒体编码格式、从一个或多个媒体编码格式将媒体解码、或者在一个或多个媒体编码格式之间对媒体进行转码，所述编码格式包含但不限于运动图像专家组（MPEG）格式（诸如，MPEG-2）、高级视频编码（AVC）格式（诸如，H.264/MPEG-4 AVC、H.265/HEVC）、开放媒体联盟（AOMedia）VP8、VP9以及电影与电视工程师协会（SMPTE）421M/VC-1和联合图像专家组（JPEG）格式（诸如，JPEG）以及运动JPEG（MJPEG）格式。

在一些实施例中，图形处理器300包含用于执行二维（2D）栅格化器操作（包含例如位边界块传送）的块图像传送（BLIT）引擎304。然而，在一个实施例中，使用图形处理引擎（GPE）310的一个或多个组件来执行2D图形操作。在一些实施例中，GPE 310是用于执行包含三维（3D）图形操作和媒体操作的图形操作的计算引擎。

在一些实施例中，GPE 310包含用于执行3D操作的3D流水线312，所述3D操作诸如使用作用于3D图元形状（例如，矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线312包含可编程和固定功能元件，所述可编程和固定功能元件在元件内执行各种任务和/或派生（spawn）到3D/媒体子系统315的执行线程。虽然3D流水线312可被用于执行媒体操作，但GPE 310的实施例还包含特别用于执行媒体操作（诸如，视频后处理和图像增强）的媒体流水线316。

在一些实施例中，媒体流水线316包含固定功能或可编程逻辑单元以代替或者代表视频编解码器引擎306来执行一个或多个专用媒体操作，诸如视频解码加速、视频去交织和视频编码加速。在一些实施例中，媒体流水线316另外包含线程派生单元以派生用于在3D/媒体子系统315上执行的线程。派生的线程在3D/媒体子系统315中包含的一个或多个图形执行单元上执行用于媒体操作的计算。

在一些实施例中，3D/媒体子系统315包含用于执行由3D流水线312和媒体流水线316派生的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3D/媒体子系统315，所述3D/媒体子系统315包含线程分派逻辑，所述线程分派逻辑用于将各种请求仲裁（arbitrate）并分派到可用线程执行资源。执行资源包含用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包含用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统还包含共享存储器，所述共享存储器包含寄存器和可寻址存储器，以在线程之间共享数据并且存储输出数据。

图3B图示了根据本文中描述的实施例的具有拼贴（tiled）架构的图形处理器320。在一个实施例中，图形处理器320包含图形处理引擎集群322，所述图形处理引擎集群322在图形引擎贴片310A-310D内具有图3A的图形处理引擎310的多个实例。每个图形引擎贴片310A-310D可经由贴片互连323A-323F的集合而被互连。每个图形引擎贴片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器装置326A-326D。存储器装置326A-326D可使用任何图形存储器技术。例如，存储器装置326A-326D可以是图形双倍数据率（GDDR）存储器。存储器装置326A-326D在一个实施例中是高带宽存储器（HBM）模块，其可与其相应图形引擎贴片310A-310D一起在管芯上。在一个实施例中，存储器装置326A-326D是堆叠存储器装置，其可被堆叠在其相应图形引擎贴片310A-310D之上。在一个实施例中，如图11B-11D中进一步详细描述的，每个图形引擎贴片310A-310D和相关联存储器326A-326D驻留在单独的小芯片上，所述小芯片被接合到基础管芯或基础衬底。

图形处理引擎集群322可与片上或封装上组构互连324连接。组构互连324可能够实现在图形引擎贴片310A-310D与诸如视频编解码器306和一个或多个复制引擎304的组件之间的通信。复制引擎304可被用于将数据移出以下各项、将数据移入以下各项以及在以下各项之间移动数据：存储器装置326A-326D和在图形处理器320外的存储器（例如，系统存储器）。组构互连324还可被用于互连图形引擎贴片310A-310D。图形处理器320可可选地包含用于能够实现与外部显示装置318的连接的显示控制器302。图形处理器还可被配置为图形或计算加速器。在加速器配置中，可省略显示控制器302和显示装置318。

图形处理器320可经由主机接口328连接到主机系统。主机接口328可能够实现在图形处理器320、系统存储器和/或其它系统组件之间的通信。主机接口328可例如是PCIexpress总线或另一类型的主机系统接口。

图3C图示了根据本文中描述的实施例的计算加速器330。计算加速器330可包含与图3B的图形处理器320的架构类似性并且被优化用于计算加速。计算引擎集群332可包含计算引擎贴片340A-340D的集合，其包含被优化用于并行或基于向量的通用计算操作的执行逻辑。在一些实施例中，计算引擎贴片340A-340D不包含固定功能图形处理逻辑，虽然在一个实施例中，计算引擎贴片340A-340D中的一个或多个计算引擎贴片可包含用于执行媒体加速的逻辑。计算引擎贴片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的。图形计算引擎贴片340A-340D还可经由贴片互连323A-323F的集合被互连，并且可与组构互连324连接和/或通过组构互连324被互连。在一个实施例中，计算加速器330包含可被配置为装置范围高速缓存的大的L3高速缓存336。计算加速器330还可以以与图3B的图形处理器320类似的方式经由主机接口328连接到主机处理器和存储器。

图形处理引擎

图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎（GPE）410是图3A中示出的GPE 310的某一版本，并且还可表示图3B的图形引擎贴片310A-310D。与本文中任何其它附图的元件具有相同参考标号（或名称）的图4的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。例如，图示了图3A的3D流水线312和媒体流水线316。媒体流水线316在GPE 410的一些实施例中是可选的，并且可未被显式地包含在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合到GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或者包含该命令流转化器403，该命令流转化器403将命令流提供到3D流水线312和/或媒体流水线316。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器，或内部高速缓冲存储器和共享高速缓冲存储器中的一个或多个。在一些实施例中，命令流转化器403接收来自存储器的命令，并且将命令发送到3D流水线312和/或媒体流水线316。命令是从存储用于3D流水线312和媒体流水线316的命令的环形缓冲器获取的指令（directive）。在一个实施例中，环形缓冲器可另外包含存储批量的多个命令的批量命令缓冲器。用于3D流水线312的命令还可包含对在存储器中存储的数据（诸如但不限于用于3D流水线312的顶点和几何数据和/或用于媒体流水线316的图像数据和存储器对象）的引用。3D流水线312和媒体流水线316通过经由相应流水线内的逻辑执行操作或者通过将一个或多个执行线程分派到图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包含图形核（例如，（一个或多个）图形核415A、（一个或多个）图形核415B）的一个或多个块，每个块包含一个或多个图形核。每个图形核包含：图形执行资源的集合，其包含用于执行图形和计算操作的通用和图形特定执行逻辑；以及固定功能纹理处理和/或机器学习和人工智能加速逻辑。

在各种实施例中，3D流水线312可包含用于通过处理指令并且将执行线程分派到图形核阵列414来处理一个或多个着色器程序（诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其它着色器程序）的固定功能和可编程逻辑。图形核阵列414提供执行资源的统一块以供在处理这些着色器程序中使用。图形核阵列414的（一个或多个）图形核415A-415B内的多用途执行逻辑（例如，执行单元）包含对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列414包含用于执行媒体功能（诸如，视频和/或图像处理）的执行逻辑。在一个实施例中，执行单元包含通用逻辑，该通用逻辑可编程以除图形处理操作外还执行并行通用计算操作。该通用逻辑可与在图1的（一个或多个）处理器核107或如图2A中的核202A-202N内的通用逻辑并行或结合地执行处理操作。

由在图形核阵列414上执行的线程生成的输出数据可将数据输出到在统一返回缓冲器（URB）418中的存储器。URB 418可存储用于多个线程的数据。在一些实施例中，URB 418可被用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可另外被用于在图形核阵列上的线程与在共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列414是可缩放的，使得该阵列包含可变数量的图形核，这些图形核各自基于GPE 410的目标功率和性能水平而具有可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可按需要来启用或禁用执行资源。

图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包含在图形核阵列中的图形核之间共享的多个资源。在共享功能逻辑420内的共享功能是硬件逻辑单元，所述硬件逻辑单元将专用补充功能性提供到图形核阵列414。在各种实施例中，共享功能逻辑420包含但不限于采样器421、数学422和线程间通信（ITC）423逻辑。另外，一些实施例在共享功能逻辑420内实现一个或多个高速缓存425。

至少在其中对给定专用功能的需求不足以包括在图形核阵列414内的情况下，实现共享功能。相反，该专用功能的单个实例化被实现为在共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并且包含在图形核阵列414内的功能的精确集合跨实施例而变化。在一些实施例中，由图形核阵列414广泛使用的共享功能逻辑420内的特定共享功能可被包含在图形核阵列414内的共享功能逻辑416内。在各种实施例中，图形核阵列414内的共享功能逻辑416可包含共享功能逻辑420内的一些或全部逻辑。在一个实施例中，可在图形核阵列414的共享功能逻辑416内重复共享功能逻辑420内的全部逻辑元件。在一个实施例中，排除了共享功能逻辑420以有利于图形核阵列414内的共享功能逻辑416。

执行单元

图5A-5B图示了根据本文中描述的实施例的线程执行逻辑500，其包含在图形处理器核中采用的处理元件的阵列。与本文中任何其它附图的元件具有相同参考标号（或名称）的图5A-5B的元件可以以本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。图5A-5B图示了线程执行逻辑500的概述，该线程执行逻辑500可代表利用图2B的每个子核221A-221F图示的硬件逻辑。图5A代表通用图形处理器内的执行单元，而图5B代表可在计算加速器内使用的执行单元。

如在图5A中所图示的，在一些实施例中，线程执行逻辑500包含着色器处理器502、线程分派器504、指令高速缓存506、包含多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512和数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求来启用或禁用一个或多个执行单元（例如，执行单元508A、508B、508C、508D到508N-1和508N中的任何执行单元）来动态地进行缩放。在一个实施例中，被包含的组件经由链接到组件中的每个组件的互连组构被互连。在一些实施例中，线程执行逻辑500包含通过指令高速缓存506、数据端口514、采样器510和执行单元508A-508N中的一个或多个到存储器（诸如，系统存储器或高速缓冲存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，508A）是独立可编程通用计算单元，其能执行多个同时硬件线程，同时为每个线程并行处理多个数据元素。在各种实施例中，执行单元508A-508N的阵列是可缩放的，以包含任何数量的各个执行单元。

在一些实施例中，执行单元508A-508N主要被用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且经由线程分派器504分派与着色器程序关联的执行线程。在一个实施例中，线程分派器包含用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点、曲面细分或几何着色器分派到线程执行逻辑以用于处理。在一些实施例中，线程分派器504还可处理来自在执行的着色器程序的运行时间线程派生请求。

在一些实施例中，执行单元508A-508N支持指令集，所述指令集包含对许多标准3D图形着色器指令的本机支持，使得来自图形库（例如，Direct 3D和OpenGL）的着色器程序以最小的转换被执行。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）和通用处理（例如，计算和媒体着色器）。执行单元508A-508N中的每个执行单元能进行多发布（multi-issue）单指令多数据（SIMD）执行，并且多线程操作在面临更高时延存储器访问时能够实现高效的执行环境。每个执行单元内的每个硬件线程具有专用高带宽寄存器堆和关联的独立线程状态。执行是对能进行整数、单精度和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其它杂项运算的流水线的每时钟多发布。在等待来自存储器或共享功能之一的数据时，执行单元508A-508N内的依赖性逻辑促使在等待的线程进行休眠，直到所请求的数据已被返回为止。当在等待的线程正在休眠时，硬件资源可专用于处理其它线程。例如，在与顶点着色器操作关联的延迟期间，执行单元可执行用于像素着色器、片段着色器或另一类型的着色器程序（包含不同顶点着色器）的操作。各种实施例可应用于：通过作为使用SIMD的备选方案或者除使用SIMD之外还使用单指令多线程（SIMT）来使用执行。对SIMD核或操作的引用也可应用于SIMT或者应用于与SIMT组合的SIMD。

执行单元508A-508N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或指令的通道的数量。执行通道是用于指令内的数据元素访问、掩蔽（masking）和流控制的执行的逻辑单元。通道的数量可独立于特定图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。

执行单元指令集包含SIMD指令。各种数据元素可作为打包数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，在对256位宽向量进行操作时，向量的256位被存储在寄存器中，并且执行单元对作为四个单独的54位打包数据元素（四字（QW）大小数据元素）、八个单独的32位打包数据元素（双字（DW）大小数据元素）、十六个单独的16位打包数据元素（字（W）大小数据元素）或三十二个单独的8位数据元素（字节（B）大小数据元素）的向量进行操作。然而，不同向量宽度和寄存器大小是可能的。

在一个实施例中，一个或多个执行单元可被组合成具有控制逻辑（507A-507N、1412）的融合的执行单元509A-509N，该控制逻辑（507A-507N、1412）对于融合的EU是公共的。控制逻辑可包含线程功能性、用于对与控制逻辑相关联的每个EU的状态进行采样的采样功能性、以及高速缓存聚合结构（例如，图14的1450A-1450H）。控制逻辑根据状态确定活动数据，其中该活动数据包含以下中的至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率或着色器活动。控制逻辑可包含高速缓存聚合结构或与高速缓存聚合结构相关联，所述高速缓存聚合结构用于存储信息（例如，指令指针地址、活动数据、停顿原因数据）。

多个EU可被融合成EU群组。融合的EU群组中的每个EU可被配置成执行单独的SIMD硬件线程。融合的EU群组中EU的数量可根据实施例而变化。另外，可每EU执行各种SIMD宽度，包含但不限于SIMD8、SIMD16和SIMD32。每个融合的图形执行单元509A-509N包含至少两个执行单元。例如，融合的执行单元509A包含第一EU 508A、第二EU 508B及控制逻辑507A，该控制逻辑507A对第一EU 508A和第二EU 508B是公共的。控制逻辑507A控制在融合的图形执行单元509A上执行的线程，允许融合的执行单元509A-509N内的每个EU使用公共指令指针寄存器来执行。

线程执行逻辑500中包含一个或多个内部指令高速缓存（例如，506）以对用于执行单元的线程指令进行高速缓存。在一些实施例中，包含一个或多个数据高速缓存（例如，512）以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可在共享本地存储器511中存储显式管理的数据。在一些实施例中，包含采样器510以提供3D操作的纹理采样和媒体操作的媒体采样。在一些实施例中，采样器510包含专用纹理或媒体采样功能性，以在向执行单元提供采样的数据前在采样过程期间处理纹理或媒体数据。

在执行期间，图形和媒体流水线经由线程派生和分派逻辑向线程执行逻辑500发送线程发起请求。一旦几何对象的群组已被处理并且栅格化成像素数据，着色器处理器502内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）便被调用于进一步计算输出信息，并且使结果被写入到输出表面（例如，颜色缓冲器、深度缓冲器、模板缓冲器等）。在一些实施例中，像素着色器或片段着色器计算要跨栅格化对象内插的各种顶点属性的值。在一些实施例中，着色器处理器502内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程分派器504向执行单元（例如，508A）分派线程。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口514提供存储器访问机制，以便线程执行逻辑500将经处理的数据输出至存储器以用于在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包含或者耦合到一个或多个高速缓冲存储器（例如，数据高速缓存512）来对数据进行高速缓存以用于经由数据端口的存储器访问。

在一个实施例中，执行逻辑500还可包含光线追踪器505，所述光线追踪器505可提供光线追踪加速功能性。光线追踪器505可支持包含用于光线生成的指令/功能的光线追踪指令集。该光线追踪指令集可与由图2C中的光线追踪核245支持的光线追踪指令集类似或不同。

图5B图示了根据实施例的执行单元508的示例性内部细节。图形执行单元508可包含指令获取单元537、通用寄存器堆阵列（GRF）524、架构寄存器堆阵列（ARF）526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元（FPU）534的集合以及在一个实施例中包含专用整数SIMD ALU 535的集合。GRF 524和ARF 526包含与可在图形执行单元508中是活动的每个同时硬件线程关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，在ARF 526中维持每线程架构状态，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态（包含用于每个线程的指令指针）可被保持在ARF 526中的线程特定寄存器中。

在一个实施例中，图形执行单元508具有这样的架构，该架构是同时多线程（SMT）和细粒度交错多线程（IMT）的组合。该架构具有模块化配置，可在设计时基于每执行单元的寄存器的数量和同时线程的目标数量来对所述模块化配置进行微调，其中执行单元资源跨用于执行多个同时线程的逻辑被划分。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且多个逻辑线程可被指派到每个硬件线程。

在一个实施例中，图形执行单元508可共同发布多个指令，所述多个指令各自可以是不同的指令。图形执行单元线程508的线程仲裁器522可将指令分派给发送单元530、分支单元532或（一个或多个）SIMD FPU 534中的一个以用于执行。每个执行线程可访问GRF 524内的128个通用寄存器，其中每个寄存器可存储32个字节，其可作为32位数据元素的SIMD 8元素向量访问。在一个实施例中，每个执行单元线程可访问GRF 524内的4千字节，虽然实施例不限于此，并且在其它实施例中可提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区成可独立执行计算操作的七个硬件线程，虽然每执行单元的线程的数量还可根据实施例而变化。例如，在一个实施例中支持多达16个硬件线程。在其中七个线程可访问4千字节的实施例中，GRF 524可存储总共28千字节。在16个线程可访问4千字节的情况下，GRF 524可存储总共64千字节。灵活的寻址模式可允许对寄存器一起进行寻址以有效地构建更宽的寄存器或者表示跨步矩形块数据结构（strided rectangular block datastructure）。

在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作和其它较长时延系统通信。在一个实施例中，将分支指令分派给专用分支单元532以促进SIMD发散和最终收敛。

在一个实施例中，图形执行单元508包含一个或多个SIMD浮点单元（（一个或多个）FPU）534以执行浮点运算。在一个实施例中，（一个或多个）FPU 534还支持整数计算。在一个实施例中，（一个或多个）FPU 534可SIMD执行多达M个数量的32位浮点（或整数）运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在一个实施例中，（一个或多个）FPU中的至少一个提供扩展的数学能力以支持高吞吐量超越数学函数和双精度54位浮点。在一些实施例中，还存在8位整数SIMD ALU 535的集合，并且该组8位整数SIMD ALU 535可被特别地优化以执行与机器学习计算关联的操作。

在一个实施例中，图形执行单元508的多个实例的阵列可在图形子核分组（例如，子切片）中被实例化。为了可缩放性，产品架构师可选定每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可跨多个执行通道执行指令。在另外的实施例中，在图形执行单元508上执行的每个线程是在不同的通道上被执行的。

图6图示了根据实施例的另外的执行单元600。执行单元600可以是供在例如如图3C中的计算引擎贴片340A-340D中使用的计算优化的执行单元，但不被限制为这样。执行单元600的变体还可用于如图3B中的图形引擎贴片310A-310D中。在一个实施例中，执行单元600包含线程控制单元601、线程状态单元602、指令获取/预获取单元603和指令解码单元604。执行单元600另外包含寄存器堆606，所述寄存器堆606存储可被指派到执行单元内的硬件线程的寄存器。执行单元600另外包含发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608可与图5B的图形执行单元508的发送单元530和分支单元532类似地操作。

执行单元600还包含计算单元610，所述计算单元610包含多个不同类型的功能单元。在一个实施例中，计算单元610包含ALU单元611，所述ALU单元611包含算术逻辑单元的阵列。ALU单元611可被配置成执行64位、32位和16位整数和浮点运算。整数和浮点运算可同时被执行。计算单元610还可包含脉动阵列612和数学单元613。脉动阵列612包含可用于以脉动方式执行向量或其它数据并行操作的数据处理单元的宽度W和深度D的网络。在一个实施例中，脉动阵列612可被配置成执行矩阵运算，诸如矩阵点积运算。在一个实施例中，脉动阵列612支持16位浮点运算及8位和4位整数运算。在一个实施例中，脉动阵列612可被配置成加速机器学习操作。在此类实施例中，脉动阵列612可被配置有对bfloat 16位浮点格式的支持。在一个实施例中，可包含数学单元613来以高效和比ALU单元611更低功率的方式执行数学运算的特定子集。数学单元613可包含可在由其它实施例提供的图形处理引擎的共享功能逻辑中找到的数学逻辑的变体（例如，图4的共享功能逻辑420的数学逻辑422）。在一个实施例中，数学单元613可被配置成执行32位和64位浮点运算。

线程控制单元601包含用于控制执行单元内线程的执行的逻辑。线程控制单元601可包含用于开始、停止和抢占执行单元600内线程的执行的线程仲裁逻辑。线程状态单元602可用于为被指派在执行单元600上执行的线程存储线程状态。在执行单元600内存储线程状态能够实现在线程变为阻塞或空闲时那些线程的快速抢占。指令获取/预获取单元603可从更高级别执行逻辑的指令高速缓存（例如，如图5A中的指令高速缓存506）获取指令。指令获取/预获取单元603还可基于当前在执行的线程的分析来发布对要被加载到指令高速缓存中的指令的预获取请求。指令解码单元604可被用于解码要由计算单元执行的指令。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码成组成的微操作（constituent micro-operation）。

执行单元600另外包含可由在执行单元600上执行的硬件线程使用的寄存器堆606。可跨用于执行在执行单元600的计算单元610内的多个同时线程的逻辑来划分寄存器堆606中的寄存器。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且多个逻辑线程可被指派到每个硬件线程。寄存器堆606的大小可基于支持的硬件线程的数量跨实施例而变化。在一个实施例中，寄存器重命名可被用于动态地将寄存器分配到硬件线程。

图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多种格式的指令的指令集。实线框图示了一般被包含在执行单元指令中的组成部分，而虚线包含可选的或者仅被包含在指令的子集中的组成部分。在一些实施例中，描述和图示的指令格式700是宏指令，因为它们是供应给执行单元的指令，而与一旦指令被处理后由指令解码产生的微操作相反。

在一些实施例中，图形处理器执行单元本机地支持采用128位指令格式710的指令。基于所选择的指令、指令选项和操作数的数量，64位压缩指令格式730可用于一些指令。本机128位指令格式710提供对所有指令选项的访问，而采用64位格式730，一些选项和操作被限制。采用64位格式730的可用的本机指令随实施例而变化。在一些实施例中，使用索引字段713中索引值的集合来部分地压缩指令。执行单元硬件基于索引值来引用压缩表的集合，并且使用压缩表输出来重构采用128位指令格式710的本机指令。可使用指令的其它大小和格式。

对于每种格式，指令操作码712定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于相加指令，执行单元跨表示纹理元素或图片元素的每个颜色通道来执行同时相加运算。默认情况下，执行单元跨操作数的所有数据通道来执行每个指令。在一些实施例中，指令控制字段714能够实现对诸如通道选择（例如，断定（predication））和数据通道次序（例如，搅混（swizzle））之类的某些执行选项的控制。对于采用128位指令格式710的指令，执行大小字段716限制将被并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可供64位压缩指令格式730中使用。

一些执行单元指令具有多达三个操作数，这三个操作数包含两个源操作数src0720、src1 722和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐含的。数据操纵指令可具有第三源操作数（例如，SRC2 724），其中指令操作码712确定源操作数的数量。指令的最后源操作数可以是利用指令传递的立即（例如，硬编码的）值。

在一些实施例中，128位指令格式710包含访问/地址模式字段726，该访问/地址模式字段726指定例如使用直接寄存器寻址模式还是间接寄存器寻址模式。在使用直接寄存器寻址模式时，由指令中的位来直接提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式710包含访问/地址模式字段726，该访问/地址模式字段726指定指令的地址模式和/或访问模式。在一个实施例中，访问模式被用于定义指令的数据访问对齐。一些实施例支持包含16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式中时，指令可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式中时，指令可将16字节对齐的寻址用于所有源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段726的地址模式部分确定指令要使用直接寻址还是间接寻址。在使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。在使用间接寄存器寻址模式时，可基于指令中的地址立即字段和地址寄存器值来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码712位字段对指令进行分组，以简化操作码解码740。对于8位操作码，4、5和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例。在一些实施例中，移动和逻辑操作码群组742包含数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑群组742共享五个最高有效位（MSB），其中移动（mov）指令采用0000xxxxb的形式，并且逻辑指令采用0001xxxxb的形式。流控制指令群组744（例如调用、跳（jmp））包含采用0010xxxxb（例如，0x20）形式的指令。杂项指令群组746包含指令的混合，包含采用0011xxxxb（例如，0x30）形式的同步指令（例如等待、发送）。并行数学指令群组748包含采用0100xxxxb（例如，0x40）的形式的逐组成部分的算术指令（例如，加、乘（mul））。并行数学群组748跨数据通道并行执行算术运算。向量数学群组750包含采用0101xxxxb（例如，0x50）形式的算术指令（例如，dp4）。向量数学群组对向量操作数执行诸如点积计算的算术。图示的操作码解码740在一个实施例中可用于确定执行单元的哪个部分将被用于执行解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。诸如光线追踪指令（未示出）的其它指令可被路由到执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。

图形流水线

图8是图形处理器800的另一实施例的框图。与本文中任何其它附图的元件具有相同参考标号（或名称）的图8的元件可以以与本文中其它地方所描述的方式类似的任何方式操作或起作用，但不限于这样。

在一些实施例中，图形处理器800包含几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850和渲染输出流水线870。在一些实施例中，图形处理器800是包含一个或多个通用处理核的多核处理系统内的图形处理器。通过对一个或多个控制寄存器（未示出）的寄存器写入或者经由通过环形互连802发布至图形处理器800的命令来控制图形处理器。在一些实施例中，环形互连802将图形处理器800耦合到其它处理组件，诸如其它图形处理器或通用处理器。来自环形互连802的命令由命令流转化器803解译，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的各个组件。

在一些实施例中，命令流转化器803指导顶点获取器805的操作，该顶点获取器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，该顶点着色器807对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852A-852B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B具有附连的L1高速缓存851，所述L1高速缓存851对于每个阵列是特定的，或者在阵列之间被共享。高速缓存能被配置为数据高速缓存、指令高速缓存或被分区以在不同分区中含有数据和指令的单个高速缓存。

在一些实施例中，几何流水线820包含曲面细分组件以执行3D对象的硬件加速的曲面细分。在一些实施例中，可编程外壳着色器（programmable hull shader）811配置曲面细分操作。可编程域着色器817提供曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指导下进行操作，并且含有专用逻辑以基于作为到几何流水线820的输入而提供的粗略几何模型来生成详细的几何对象的集合。在一些实施例中，如果未使用曲面细分，则可绕过曲面细分组件（例如，外壳着色器811、曲面细分器813和域着色器817）。

在一些实施例中，完整几何对象可由几何着色器819经由分派给执行单元852A-852B的一个或多个线程来处理，或者可直接行进至裁剪器（clipper）829。在一些实施例中，几何着色器对整个几何对象进行操作，而不是如在图形流水线的先前阶段中对顶点或顶点的补片（patch）进行操作。如果曲面细分被禁用，则几何着色器819接收来自顶点着色器807的输入。在一些实施例中，几何着色器819可由几何着色器程序编程以在曲面细分单元被禁用时执行几何曲面细分。

在栅格化前，裁剪器829处理顶点数据。裁剪器829可以是具有裁剪和几何着色器功能的可编程裁剪器或固定功能裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试组件873分派像素着色器以将几何对象转换成逐像素表示。在一些实施例中，像素着色器逻辑被包含在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试组件873，并且经由流出单元823访问未栅格化的顶点数据。

图形处理器800具有允许数据和消息在处理器的主要组件之间传递的互连总线、互连组构或某种其它互连机构。在一些实施例中，执行单元852A-852B和关联的逻辑单元（例如，L1高速缓存851、采样器854、纹理高速缓存858等）经由数据端口856互连，以执行存储器访问并且与处理器的渲染输出流水线组件进行通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可被配置为采样器高速缓存。

在一些实施例中，渲染输出流水线870含有栅格化器和深度测试组件873，该栅格化器和深度测试组件873将基于顶点的对象转换成关联的基于像素的表示。在一些实施例中，栅格化器逻辑包含用于执行固定功能三角形和线栅格化的窗口化器（windower）/掩蔽器单元。关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作组件877对数据执行基于像素的操作，尽管在一些实例中，与2D操作关联的像素操作（例如，带有混合（blending）的位块图像传送）由2D引擎841执行，或者在显示时由显示控制器843使用覆盖显示平面代替。在一些实施例中，共享L3高速缓存875对于全部图形组件是可用的，从而允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线830包含媒体引擎837和视频前端834。在一些实施例中，视频前端834接收来自命令流转化器803的流水线命令。在一些实施例中，媒体流水线830包含单独的命令流转化器。在一些实施例中，视频前端834在将命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包含线程派生功能性来派生线程，以便经由线程分派器831分派到线程执行逻辑850。

在一些实施例中，图形处理器800包含显示引擎840。在一些实施例中，显示引擎840在处理器800的外部，并且经由环形互连802或某一其它互连总线或组构与图形处理器耦合。在一些实施例中，显示引擎840包含2D引擎841和显示控制器843。在一些实施例中，显示引擎840含有能独立于3D流水线操作的专用逻辑。在一些实施例中，显示控制器843与显示装置（未示出）耦合，该显示装置可以是系统集成的显示装置（如在膝上型计算机中），或者可以是经由显示装置连接器附连的外部显示装置。

在一些实施例中，几何流水线820和媒体流水线830可配置成基于多个图形和媒体编程接口执行操作，并且不特定于任何一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于特定图形或媒体库的API调用转换成可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）和/或Vulkan图形和计算API提供支持。在一些实施例中，还可为来自微软公司的Direct3D库提供支持。在一些实施例中，可支持这些库的组合。还可为开源计算机视觉库（OpenCV）提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将被支持。

图形流水线编程

图9A是图示根据一些实施例的图形处理器命令格式900的框图。图9B是图示根据实施例的图形处理器命令序列910的框图。图9A中的实线框图示了一般被包含在图形命令中的组成部分，而虚线包含可选的或者仅被包含在图形命令的子集中的组成部分。图9A的示例性图形处理器命令格式900包含用于标识命令的客户端902、命令操作代码（操作码）904和数据906的数据字段。一些命令中还包含子操作码905和命令大小908。

在一些实施例中，客户端902指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调节命令的进一步处理，并且将命令数据路由到适当的客户端单元。在一些实施例中，图形处理器客户端单元包含存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元具有处理命令的对应处理流水线。一旦由客户端单元接收到命令，客户端单元便读取操作码904和子操作码905（如果子操作码905存在的话），以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。对于一些命令，预期显式命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码来自动确定至少一些命令的大小。在一些实施例中，经由双字的倍数来对齐命令。可使用其它命令格式。

图9B中的流程图图示了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来设定、执行和终止图形操作的集合。仅出于示例的目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或此命令序列。另外，命令可作为命令序列中的批量命令被发布，使得图形处理器将至少部分并发地处理命令的序列。

在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令（pipelineflush command）912开始，以促使任何活动的图形流水线完成该流水线的当前未决命令。在一些实施例中，3D流水线922和媒体流水线924不并发地操作。执行流水线转储清除以促使活动的图形流水线完成任何未决命令。响应于流水线转储清除，图形处理器的命令解析器将暂停命令处理，直至活动的绘图引擎完成未决操作并且相关的读取高速缓存失效。可选地，可将渲染高速缓存中标记为“脏”的任何数据转储清除到存储器。在一些实施例中，流水线转储清除命令912可被用于流水线同步，或者在将图形处理器置于低功率状态前被使用。

在一些实施例中，在命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，除非上下文要为两个流水线发布命令，否则在发布流水线命令前，在执行上下文内仅要求一次流水线选择命令913。在一些实施例中，紧接经由流水线选择命令913的流水线切换之前，要求流水线转储清除命令912。

在一些实施例中，流水线控制命令914配置图形流水线以用于操作，并且被用于对3D流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活动的流水线的流水线状态。在一个实施例中，流水线控制命令914被用于流水线同步，并且在处理一批命令前从活动的流水线内的一个或多个高速缓冲存储器中清除数据。

在一些实施例中，返回缓冲器状态命令916被用于为相应流水线配置返回缓冲器的集合以写入数据。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，在处理期间这些操作将中间数据写入到所述一个或多个返回缓冲器。在一些实施例中，图形处理器还使用一个或多个返回缓冲器来存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包含选择要用于流水线操作的集合的返回缓冲器的大小和数量。

命令序列中的剩余命令基于用于操作的活动流水线而不同。基于流水线确定920，将命令序列定制到以3D流水线状态930开始的3D流水线922或者从媒体流水线状态940开始的媒体流水线924。

用于配置3D流水线状态930的命令包含3D状态设置命令，所述3D状态设置命令用于在处理3D图元命令之前要配置的顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态以及其它状态变量。至少部分基于使用中的特定3D API来确定这些命令的值。在一些实施例中，如果将不使用某些流水线元件，则3D流水线状态930命令还能够选择性地禁用或绕过那些元件。

在一些实施例中，3D图元932命令被用于提交要由3D流水线处理的3D图元。经由3D图元932命令传递到图形处理器的命令和关联参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元932命令被用于经由顶点着色器对3D图元执行顶点操作。为处理顶点着色器，3D流水线922将着色器执行线程分派到图形处理器执行单元。

在一些实施例中，经由执行934命令或事件来触发3D流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“go”或“kick”命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以转储清除通过图形流水线的命令序列。3D流水线将执行3D图元的几何处理。一旦操作完成，所得到的几何对象便被栅格化，并且像素引擎对所得到的像素进行上色。对于那些操作，还可包含用于控制像素着色和像素后端操作的另外的命令。

在一些实施例中，在执行媒体操作时，图形处理器命令序列910沿着媒体流水线924路径。一般而言，用于媒体流水线924的编程的特定使用和方式取决于要执行的媒体或计算操作。可在媒体解码期间将特定媒体解码操作卸载到媒体流水线。在一些实施例中，还可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源来全部或部分地执行媒体解码。在一个实施例中，媒体流水线还包含用于通用图形处理器单元（GPGPU）操作的元件，其中图形处理器被用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与图形图元的渲染不是显式相关的。

在一些实施例中，以与3D流水线922类似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的命令的集合分派或放置到在媒体对象命令942之前的命令队列中。在一些实施例中，用于媒体流水线状态940的命令包含用于配置媒体流水线元件的数据，所述媒体流水线元件将被用于处理媒体对象。这包含用于配置媒体流水线内的视频解码和视频编码逻辑的数据，诸如编码和解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用到含有一批状态设置的“间接”状态元素的一个或多个指针。

在一些实施例中，媒体对象命令942将指针供应到媒体对象以便由媒体流水线处理。媒体对象包含存储器缓冲器，所述存储器缓冲器含有要处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有媒体流水线状态必须是有效的。一旦配置了流水线状态，并且将媒体对象命令942排队，便经由执行命令944或等效执行事件（例如，寄存器写入）来触发媒体流水线924。然后可通过由3D流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。

图形软件架构

图10图示了根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包含3D图形应用1010、操作系统1020和至少一个处理器1030。在一些实施例中，处理器1030包含图形处理器1032和一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010含有一个或多个着色器程序，该一个或多个着色器程序包含着色器指令1012。着色器语言指令可采用高级着色器语言，诸如Direct3D的高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）等等。应用还包含采用适合由通用处理器核1034执行的机器语言的可执行指令1014。应用还包含由顶点数据定义的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的Microsoft® Windows®操作系统、专有的类UNIX操作系统或使用Linux内核的变体的开源类UNIX操作系统。操作系统1020可支持图形API 1022，诸如Direct3D API、OpenGL API或Vulkan API。Direct3D API在使用中时，操作系统1020使用前端着色器编译器1024来将采用HLSL的任何着色器指令1012编译成更低级着色器语言。编译可以是即时（JIT）编译或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间将高级着色器编译成低级着色器。在一些实施例中，以中间形式（诸如，由Vulkan API使用的标准可移植中间表示（SPIR）的版本）提供着色器指令1012。

在一些实施例中，用户模式图形驱动器1026含有用于将着色器指令1012转换成硬件特定表示的后端着色器编译器1027。OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递到用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可由存储在机器可读介质上的代表性代码来实现，该代表性代码表示和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可包含表示处理器内的各种逻辑的指令。在由机器读取时，指令可促使机器制作逻辑以执行本文中描述的技术。称为“IP核”的此类表示是用于集成电路的逻辑的可重复使用单元，该可重复使用单元可作为对集成电路的结构进行描述的硬件模型而被存储在有形机器可读介质上。可将硬件模型供应至各种客户或制造设施，所述客户或制造设施将硬件模型加载在制造集成电路的制作机器上。可制作集成电路，使得电路执行与本文中描述的实施例中的任何实施例关联的所描述的操作。

图11A是图示根据实施例的可被用于制造集成电路以执行操作的IP核开发系统1100的框图。IP核开发系统1100可被用于生成可被并入到更大的设计中或被用于构造整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施1130可生成采用高级编程语言（例如，C/C++）的IP核设计的软件仿真1110。软件仿真1110可被用于使用仿真模型1112来设计、测试和验证IP核的行为。仿真模型1112可包含功能、行为和/或时序仿真。然后可从仿真模型1112创建或合成寄存器传送级（RTL）设计1115。RTL设计1115是对硬件寄存器之间的数字信号流进行建模的集成电路的行为的抽象，包含使用建模的数字信号执行的相关联的逻辑。除RTL设计1115外，还可创建、设计或合成处于逻辑级或晶体管级的较低级设计。因此，初始设计和仿真的特定细节可变化。

可由设计设施将RTL设计1115或等效物进一步合成为硬件模型1120，该硬件模型1120可采用硬件描述语言（HDL）或物理设计数据的某种其它表示。可进一步对HDL进行仿真或测试以验证IP核设计。可使用非易失性存储器1140（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以用于递送到第三方制作设施1165。备选的是，可通过有线连接1150或无线连接1160（例如，经由因特网）来传送IP核设计。制作设施1165然后可制作至少部分基于IP核设计的集成电路。制作的集成电路可被配置成执行根据本文中描述的至少一个实施例的操作。

图11B图示了根据本文中描述的一些实施例的集成电路封装组装件1170的截面侧视图。集成电路封装组装件1170图示了如本文中描述的一个或多个处理器或加速器装置的实现。封装组装件1170包含连接到衬底1180的硬件逻辑1172、1174的多个单元。逻辑1172、1174可至少部分地以可配置逻辑或固定功能性逻辑硬件实现，并且可包含本文中描述的（一个或多个）处理器核、（一个或多个）图形处理器或其它加速器装置中的任何装置的一个或多个部分。逻辑1172、1174的每个单元可在半导体管芯内被实现，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可包含互连，该互连诸如但不限于凸块（bump）或柱。在一些实施例中，互连结构1173可被配置成路由电信号，诸如，例如与逻辑1172、1174的操作关联的输入/输出（I/O）信号和/或功率或接地信号。在一些实施例中，衬底1180是环氧基层压衬底（epoxy-based laminatesubstrate）。在其它实施例中，封装衬底1180可包含其它合适类型的衬底。封装组装件1170可经由封装互连1183被连接到其它电气装置。封装互连1183可被耦合到衬底1180的表面，以将电信号路由到其它电气装置，诸如主板、其它芯片组或多芯片模块。

在一些实施例中，逻辑1172、1174的单元与桥1182电耦合，该桥1182被配置成在逻辑1172、1174之间路由电信号。桥1182可以是为电信号提供路线（route）的密集互连结构。桥1182可包含由玻璃或合适的半导体材料构成的桥衬底。可在桥衬底上形成电路由部件（electrical routing feature），以在逻辑1172、1174之间提供芯片到芯片连接。

虽然图示了逻辑1172、1174的两个单元和桥1182，但是本文中描述的实施例可包含在一个或多个管芯上的更多或更少逻辑单元。由于当逻辑被包含在单个管芯上时可排除桥1182，因此可通过零个或多于零个桥来连接一个或多个管芯。备选的是，可通过一个或多个桥来连接多个管芯或逻辑单元。另外，在其它可能配置（包含三维配置）中可将多个逻辑单元、管芯和桥连接在一起。

图11C图示了包含连接到衬底1180（例如，基础管芯）的硬件逻辑小芯片的多个单元的封装组装件1190。如本文中描述的图形处理单元、并行处理器和/或计算加速器可由单独制造的多样化的硅小芯片构成。在此上下文中，小芯片是至少部分封装的集成电路，其包含可与其它小芯片被组装到更大封装中的逻辑的不同单元。带有不同IP核逻辑的小芯片的多样化集合可被组装到单个装置中。另外，可使用有源内插器（interposer）技术将小芯片集成到基础管芯或基础小芯片中。本文中描述的概念能够实现GPU内的不同形式的IP之间的互连和通信。可使用不同工艺技术来制造并且在制造期间构成IP核，这避免了将多个IP（特别是在带有若干特点（flavors）IP的大的SoC上）汇聚到相同制造工艺的复杂性。能够实现多个工艺技术的使用改进了推向市场的时间，并且提供了创建多个产品SKU的有成本效益的方式。另外，解聚的IP更易于独立地被功率选通，在给定工作负载上不在使用中的组件可被断电，从而降低总体功率消耗。

硬件逻辑小芯片可包含专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174和/或存储器小芯片1175。硬件逻辑小芯片1172和逻辑或I/O小芯片1174可至少部分地用可配置逻辑或固定功能性逻辑硬件实现，并且可包含（一个或多个）处理器核、（一个或多个）图形处理器、并行处理器或本文中描述的其它加速器装置中的任何的一个或多个部分。存储器小芯片1175可以是DRAM（例如，GDDR、HBM）存储器或高速缓冲（SRAM）存储器。

每个小芯片可被制作为单独的半导体管芯，并且经由互连结构1173与衬底1180耦合。互连结构1173可被配置成在各种小芯片与衬底1180内的逻辑之间路由电信号。互连结构1173可包含互连，诸如但不限于凸块或柱。在一些实施例中，互连结构1173可被配置成路由电信号，诸如，例如与逻辑、I/O和存储器小芯片的操作关联的输入/输出（I/O）信号和/或功率或接地信号。

在一些实施例中，衬底1180是环氧基层压衬底。在其它实施例中，衬底1180可包含其它合适类型的衬底。封装组装件1190可经由封装互连1183被连接到其它电气装置。封装互连1183可被耦合到衬底1180的表面，以将电信号路由到其它电气装置，诸如主板、其它芯片组或多芯片模块。

在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥1187被电耦合，该桥1187被配置成在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥1187可以是为电信号提供路由的密集互连结构。桥1187可包含由玻璃或合适的半导体材料构成的桥衬底。可在桥衬底上形成电路由部件，以在逻辑或I/O小芯片1174与存储器小芯片1175之间提供芯片到芯片连接。桥1187还可被称为硅桥或互连桥。例如，在一些实施例中，桥1187是嵌入式多管芯互连桥（EMIB）。在一些实施例中，桥1187可只是从一个小芯片到另一小芯片的直接连接。

衬底1180可包含用于I/O 1191、高速缓冲存储器1192和其它硬件逻辑1193的硬件组件。组构1185可被嵌入在衬底1180中以能够实现在各种逻辑小芯片与衬底1180内的逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、组构1185、高速缓存、桥和其它硬件逻辑1193可被集成到基础管芯中，该基础管芯被层叠在衬底1180之上。

在各种实施例中，封装组装件1190可包含由组构1185或一个或多个桥1187互连的更少或更多数量的组件和小芯片。封装组装件1190内的小芯片可按在3D或2.5D布置来进行布置。一般而言，桥结构1187可被用于促进在例如逻辑或I/O小芯片与存储器小芯片之间的点到点互连。组构1185可被用于将各种逻辑和/或I/O小芯片（例如，小芯片1172、1174、1191、1193）与其它逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的高速缓冲存储器1192可充当用于封装组装件1190的全局高速缓存、分布式全局高速缓存的一部分或者充当用于组构1185的专用高速缓存。

图11D图示了根据实施例的包含可互换小芯片1195的封装组装件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化槽中。基础小芯片1196、1198可经由桥互连1197被耦合，该桥互连1197可类似于本文中描述的其它桥互连，并且可例如是EMIB。存储器小芯片还可经由桥互连被连接到逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连组构通信。基础小芯片可各自支持采用标准化格式的一个或多个槽以用于逻辑或I/O或存储器/高速缓存中的一个。

在一个实施例中，可将SRAM和功率递送电路制作到基础小芯片1196、1198中的一个或多个基础小芯片中，所述基础小芯片1196、1198可使用相对于堆叠在基础小芯片之上的可互换小芯片1195不同的工艺技术来被制作。例如，可使用更大的工艺技术来制作基础小芯片1196、1198，而可使用更小的工艺技术来制作可互换小芯片。可互换小芯片1195中的一个或多个可互换小芯片可以是存储器（例如，DRAM）小芯片。可基于针对使用封装组装件1194的产品的功率和/或性能，为封装组装件1194选择不同存储器密度。另外，可基于针对产品的功率和/或性能，在组装时选择带有不同数量的类型的功能单元的逻辑小芯片。另外，可将含有不同类型的IP逻辑核的小芯片插入到可互换小芯片槽中，能够实现可混合并匹配不同技术IP块的混合处理器设计。

示例性片上系统集成电路

图12图示了示例性集成电路以及图13A-13B图示了根据本文中描述的各种实施例的可使用一个或多个IP核来制作的相关联的图形处理器。除了所图示的内容外，还可包含其它逻辑和电路，包含另外的图形处理器/核、外设接口控制器或通用处理器核。

图12是图示了根据实施例的可使用一个或多个IP核来制作的示例性片上系统集成电路1200的框图。示例性集成电路1200包含一个或多个应用处理器1205（例如，CPU）、至少一个图形处理器1210，并且可另外包含图像处理器1215和/或视频处理器1220，以上处理器中的任何处理器可以是来自相同或多个不同设计设施的模块化IP核。集成电路1200包含外设或总线逻辑，所述外设或总线逻辑包含USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I²S/I²C控制器1240。另外，集成电路可包含耦合到高清晰度多媒体接口（HDMI）控制器1250和移动工业处理器接口（MIPI）显示接口1255中的一个或多个的显示装置1245。可通过包含闪速存储器和闪速存储器控制器的闪速存储器子系统1260来提供存储。可经由存储器控制器1265提供存储器接口以便访问SDRAM或SRAM存储器装置。一些集成电路另外包含嵌入式安全引擎1270。

图13A-13B是图示了根据本文中描述的实施例的供SoC内使用的示例性图形处理器的框图。图13A图示了根据实施例的可使用一个或多个IP核来制作的片上系统集成电路的示例性图形处理器1310。图13B图示了根据实施例的可使用一个或多个IP核来制作的片上系统集成电路的另外的示例性图形处理器1340。图13A的图形处理器1310是低功率图形处理器核的示例。图13B的图形处理器1340是更高性能图形处理器核的示例。图形处理器1310、1340中的每个图形处理器可以是图12的图形处理器1210的变体。

如图13A中所示出的，图形处理器1310包含顶点处理器1305和一个或多个片段处理器1315A-1315N（例如，1315A、1315B、1315C、1315D到1315N-1和1315N）。图形处理器1310可经由单独的逻辑执行不同着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段（例如，像素）着色操作。顶点处理器1305执行3D图形流水线的顶点处理阶段，并且生成图元和顶点数据。（一个或多个）片段处理器1315A-1315N使用由顶点处理器1305生成的图元和顶点数据来产生在显示装置上显示的帧缓冲（framebuffer）。在一个实施例中，（一个或多个）片段处理器1315A-1315N被优化以执行如OpenGL API中提供的片段着色器程序，所述片段着色器程序可被用于执行与如针对在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器1310另外包含一个或多个存储器管理单元（MMU）1320A-1320B、（一个或多个）高速缓存1325A-1325B和（一个或多个）电路互连1330A-1330B。一个或多个MMU1320A-1320B为图形处理器1310（包含为顶点处理器1305和/或（一个或多个）片段处理器1315A-1315N）提供虚拟地址到物理地址映射，这些处理器除了引用在一个或多个高速缓存1325A-1325B中存储的顶点或图像/纹理数据之外还可引用在存储器中存储的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可与系统内的其它MMU同步，所述其它MMU包含与图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU，使得每个处理器1205-1220可参与到共享或统一的虚拟存储器系统中。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或者经由直接连接来与SoC内的其它IP核通过接口连接。

如图13B中所示出的，图形处理器1340包含图13A的图形处理器1310的一个或多个MMU 1320A-1320B、高速缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包含提供统一的着色器核架构的一个或多个着色器核1355A-1355N（例如，1355A、1355B、1355C、1355D、1355E、1355F直到1355N-1和1355N），在该统一的着色器核架构中单个核或类型或核可执行全部类型的可编程着色器代码，所述可编程着色器代码包含用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可在实施例和实现之间变化。另外，图形处理器1340包含：核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着色器核1355A-1355N的线程分派器；以及用于为基于贴片的渲染加速拼贴操作（tiling operation）的拼贴单元（tiling unit）1358，在该基于贴片的渲染中，用于场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间相干性或优化内部高速缓存的使用。

图形处理单元（GPU）为计算机程序的大规模并行执行提供了极好的环境。该执行通常采用图形处理的形式。然而，越来越经常的是，使用相同的硬件来处理基于非图形的程序，通常称为GPGPU（通用GPU）或更简单地称为计算。

在图形和计算这两种情况下，理解影响GPU环境中执行性能的因素可能是一挑战。特别是，这两种环境都涉及跨可用EU（执行单元）的阵列执行通用计算机程序（通常称为着色器或内核）数千到数百万次。

不是大规模并行的CPU环境几乎总是具有丰富的工具集来理解性能。复杂的概要分析算法（无论是基于仪表（instrumentation）还是基于样本的）都提供了大量有关感兴趣的程序如何在CPU硬件上执行以及这些程序精确地在哪里花费它们的时间的信息。这种类型的基础结构和信息对于制作针对特定硬件进行了精细调整的软件的任务是至关重要的。

另一方面，已经证明GPU性能本身是要解决的困难得多的问题。大规模并行处理的益处之一是能够隐藏显著的时延，并且因此可处置此环境中的时延以最小化对性能的影响。此外，由于并发执行分布在如此大量的硬件上，因此有意义地对代码进行概要分析比在CPU环境中困难得多。

因此，GPU性能的测量历来集中于吞吐量和系统繁忙度的高级聚合指示。尽管这些指标是GPU性能分析的必要且有价值的组成部分，但这些指标通常不能给程序员提供对如何集中预期的精力来改进相关内核的清楚见解。

使问题变得复杂的是，随着计算变得越来越流行，所涉及的内核也演变成变得越来越复杂。因此，将内核级别见解提供到GPU执行中的基础结构的这种缺乏正成为一重大问题。

内核仪表是在GPU执行期间获取内核级见解的一种现有方法。对于这种现有方法，将另外的仅仪表代码在不同的位置插入到内核中。然后，在执行内核时，此另外的代码可记录两个检测点之间的时延。执行时延的这种量化可用于确定执行时间在哪里被消耗以及特定代码段是否按照预期执行。

尽管此内核仪表提供了有用的能力，但也确实对于将这种方法用于尝试理解内核性能的任务存在许多缺点。这些缺点包含系统干扰、最小的内核覆盖范围以及缺乏确定仪表的位置的知识。

非常类似于海森堡不确定性原理所涉及的问题，使用内核仪表来测量内核执行时延是有问题的，因为用于测量的仪表本身是嵌入到开发者试图理解的内核代码中的代码。而且，代码是侵入性的，并且因此，仅代码的存在就具有以实质性的方式改变内核的行为的潜力（和可能性）。在内核的资源（例如，寄存器）使用在边界附近，并且仪表的添加导致内核越过该边界的情况下，这种说法尤其正确。

概要分析内核执行问题的理想解决方案提供了有关内核所有方面的信息。内核仪表远未达到理想水平，因为它不提供整个内核的执行时延信息，而仅提供少量的检测点。

内核仪表的另一个有问题的方面是要求用户先验地标识兴趣点。该要求迫使用户关于内核中性能问题所存在的位置进行假设。在某些情况下，用户可能会对到哪里寻找问题有很好的见解。然而，在其它情况下，此假设无效。实际上，概要分析器类型基础结构的最有价值的益处之一是，它提供与用户直觉相矛盾的见解的时候，这实际上经常发生。用内核仪表发现这些类型的问题将是劳动密集型、不直观（nonintuitive）的过程。

本设计包含用于周期性地对GPU中每个处理资源（例如，处理单元、处理引擎、执行资源、执行单元（EU）508A-N、509A-N、600、852A-B、流处理器、流式多处理器（SM）、图形多处理器1925、1950、多核群组1965A-1965N、计算单元、下一个图形核的计算单元）的停顿状态进行采样的硬件；此外，每个样本都可被向下解析为少数可能的停顿原因（例如，指令相关性、流水线停顿、发送停顿等）之一。本设计可扩展成包含处理资源操作的任何方面，包含停顿、指令类型、流水线利用率、线程利用率和着色器活动。处理资源可执行指令，并且处理资源可包含ALU、FPU、加载/存储单元、分支预测和SIMD。这些单元在图形处理器或图形环境中执行操作或计算。在一个示例中，处理资源包含在一个或多个SIMD中分组的多个ALU。可将多个计算单元分组以形成着色器引擎。

本设计还包含片上聚合以及指令指针与这些解析的停顿原因之间的关联的追踪。这种追踪是在类高速缓存的结构中完成的，其中地址是指令指针，并且数据是列举的停顿原因的级联计数。指令指针“命中”导致相关停顿原因的读-修改-写增量。被逐出的数据被写出到主存储器中的循环缓冲器中，其被定期聚集到停顿原因的完整内核级视图中。

本发明的实施例提供了关键的战略益处–GPU环境的指令级内核概要分析。特别是，图形开发者已对该能力表示了兴趣，尤其是对于诸如光线追踪之类的新功能性。但是，对于内核概要分析的最直接的应用仍然属于计算工作负载的开发者，他们之间许多人在AI和机器学习空间（Machine Learning space）中操作。

本设计包含新颖的片上、类高速缓存的聚合结构。为了量化概要分析基础结构的侵入性，我们可两次测量执行给定工作负载期间消耗的总带宽。在禁用概要分析的情况下进行基线测量。第二次测量是在启用概要分析的情况下完成的。如果启用概要分析的运行仅显示出很小的带宽增加（例如，少于大概1％），那么我们可推断出存在概要分析数据的大量片上聚合。

对于处理资源停顿采样基础，如果内核中有多个停顿问题，则该设计可跨所有线程对停顿进行比较。在一个示例中，出于硬件组织的目的，可将示例性GPU中的处理资源进行分组（例如，将执行单元分组成称为Dual Subslice（DSS）的组件，将16个计算单元分组成着色器引擎，将至多4个着色器引擎分组成GPU，将4个流式多处理器进行分组以形成SMM等）。对于典型的设计，每个DSS将具有八个处理资源，并且可能总共有16个DSS。

在一个示例中，每个处理资源生成数据（例如，8位向量），并将该数据发送到对于处理资源的分组的类高速缓存的聚合结构。设计处理资源停顿采样，使得每个处理资源的分组都具有硬件以连续周期性地对其处理资源中的每个进行采样。采样的定时被设置成使得：跨整个系统，平均起来每个SampleInterval周期发生一个采样。例如，图14示出了根据一个实施例的对于处理资源的分组的示例执行电路系统1400。在一个实施例中，可将一个或多个处理资源（例如，0-7、0-11）组合成融合处理资源（或DSS）1420、1422、1424、1426、1430、1432、1434和1436，它们具有可与每个融合执行单元分离或与每个融合处理资源或DSS集成在一起的控制逻辑，如控制逻辑1412A-1412H所示。每个控制逻辑具有采样功能性，以用于对与控制逻辑相关联的每个处理资源进行采样。控制逻辑可包含高速缓存单元或与高速缓存单元相关联，以用于存储从关联的处理资源接收的信息。

融合处理资源组中的每个处理资源可被配置成执行单独的SIMD硬件线程。融合处理资源组中处理资源的数量可根据实施例而变化。另外，可每处理资源（PR）执行各种SIMD宽度，包含但不限于SIMD8、SIMD16和SIMD32。

图14图示了8个DSS，其中每DSS具有8个PR。在一个示例中，该设计对执行进行配置以每500个时钟具有1个样本（即，SampleInterval = 500），将需要8 * 8 * 500 = 32,000个时钟来对执行电路系统的64个PR进行采样。而且，该当前设计可跨DSS交织采样，以在每个DSS上的采样之间引起最大的时间量。例如，该当前设计可能选定按以下顺序采样：

DSS 1410A, PR0

DSS 1410B, PR0

DSS 1410H, PR0

DSS 1410A, PR1

…

DSS 1410G, PR7

DSS 1410H, PR7

在这种情况下，给定的DSS仅需要每8 * 500 = 4,000个周期对其PR之一采样一次。当然，这些数字在很大程度上取决于给定GPU组织的细节。

当给定DSS（或融合的PR组）上的逻辑指示是时候对特定PR的停顿状态进行采样时，将在选定的时钟周期上精确地审查PR的执行。如果PR空闲或正在执行指令，则不会记录任何信息。注意，备选实现也可选定记录这些状态的计数。另一方面，如果在PR上分配有线程，但是在标识的周期中没有指令在执行，则PR被分类为停顿。

在这一点上，硬件（例如，控制逻辑1412A-1412H）负责将停顿状况解析为多种受支持的停顿原因之一。由于给定的PR可能有处于活动的多个线程，因此该任务涉及一些复杂性，但是解析需要引起一个且仅一个停顿原因。

本设计基于优先级等级解决了该实现中的这个问题。首先，一些停顿比其它停顿更重要，并且因此，已经建立了优先级。停顿原因按优先级顺序考虑。其次，对于最低优先级（例如，指令相关性），以轮询（Round Robin）方式考虑线程，即，如果为给定样本选择了线程X，则考虑将从线程X+1开始并为下一个样本适当地包封（wrap）（例如，第一次对线程3进行采样，然后下一次线程4）。

图15提供了根据一个实施例的执行电路系统和PR停顿原因解析的图示。一旦PR停顿原因得到解析，就将对应的指令指针地址和原因（被编码成少量位）发送到DSS（或融合的PR组）中的类高速缓存的聚合结构（例如，高速缓存单元1450A-1450H）。执行电路系统1500包含相关性检查和解码逻辑，其接收线程0-6、执行解码、相关性检查以及确定哪些线程准备好执行。具有就绪状态的线程被发送到仲裁器1510（例如，扩展数学跳转（EMJ）仲裁器）或仲裁器1520（FPU仲裁器）。如上所述，停顿原因1550-1553被分配了优先级等级（例如，1-4），并按优先级顺序考虑这些原因。停顿原因1550与在仲裁器1530处停顿的线程有关。停顿原因1551与在仲裁器1520的输出处的发送停顿有关。停顿原因1552与在仲裁器1520的输入处停顿的线程有关。停顿原因1553与由于具有指令相关性而停顿的线程有关。

在一个示例中，如果确定了停顿原因1550和1553，则控制逻辑将仅记录最高优先级的停顿，在这种情况下，是停顿原因1550。

图16图示了根据一个实施例的方法1600，该方法1600具有用于处理类高速缓存的聚合结构（例如，高速缓存单元1450A-1450H）中新样本的示例性操作序列。根据一个实施例，具有对于PR的每个分组的高速缓存单元的图形处理单元、图形多处理器或图形处理器执行操作1600。这种类高速缓存的结构类似于高速缓存，其中PR指令指针是地址，并且活动数据可包含活动计数的级联列表，每个活动计数由少量位（例如，8位）表示。活动数据可涉及停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率和着色器活动。指令类型可分类成不同的类别和为每个不同的类别提供的活动计数。功率分析可分析指令的多个源。流水线利用率分析可对多少流水线是活动的进行计数以生成活动计数。线程利用率分析可对多少线程是活动的进行计数以生成活动计数。着色器活动分析可确定什么类型的着色器（例如，像素着色器、顶点着色器、计算着色器）是活动的以生成活动计数。

在操作1602，最初，高速缓存单元具有空闲状态。在操作1604，高速缓存单元接收指令指针地址，并在该高速缓存单元内执行指令指针查找。如果该指令指针地址未命中（例如，未在查找表中找到并首次看到），则为分配给高速缓存单元的新“高速缓存行”执行构建条目，并将标识的活动计数初始化成一计数（例如，1），而所有其它活动计数都初始化成不同的计数（例如，0）。当后续样本标识相同的PR指令指针地址并且导致命中的高速缓存行仍存在于高速缓存单元中时，专用逻辑执行读取操作1606、修改操作1608和写入操作1610。与由样本标识的活动相关联的计数在修改操作1608递增。

与给定指令指针相关联的行保留在高速缓存单元中，直到其被逐出（例如，容量逐出1616、最大值逐出1612）或采样结束并且该结构的内容被转储清除到存储器为止。逐出可能由于以下两个原因之一而发生。

对于在操作1616的容量逐出，如果新样本出现了在高速缓存单元中不存在的指令指针并且高速缓存单元的所有可用行都被占用，则发生容量逐出场景。在这种情况下，必须逐出现有行，以便为新的指令指针样本腾出空间。由于容量逐出类似于标准高速缓存设计，因此可将所有现有的最著名方法（例如，替换策略、最近使用最少、FIFO、LIFO、最近使用最多）应用于高速缓存操作的该方面。

对于在操作1612的最大值逐出，该逐出场景对于本设计的类高速缓存的聚合结构是独特的。由于每个活动计数都由少量位表示，因此存在一个最大值，计数在其之后将包封，并且采样数据将不再由该计数准确表示。因此，当给定的高速缓存行具有达到最大可表示值的活动计数时，必须在操作1612逐出该行。

在类高速缓存的结构（高速缓存单元）的情况下的逐出与正常高速缓存的逐出不同之处在于，指令指针地址及其对应的数据被写出到主存储器中的循环缓冲器中。当然，对于普通的高速缓存，给定的条目对应于存储器中的精确地址。然而，在我们的情况下，指令指针地址只是数据的一部分，并且整个缓存行（指令指针地址和活动计数）被逐出到主存储器的循环缓冲器中的下一个可用条目。

图17示出了根据一个实施例的具有样本数据和活动计数（例如，停顿原因的原因计数）的类高速缓存的聚合结构的示例表。如果记分板的值再增加一次，则第一行（其中记分板值为254，并假设为8位值）将最大值逐出。

同步停顿字段与线程之间到达公共点的停顿或延迟有关。指令获取字段与被停顿的来自存储器的指令获取有关。当算法向外分支（branch out）时，跳转执行字段与分支停顿有关。记分板字段与基于数据相关性的停顿有关。发送停顿字段与PR的发送总线带宽限制有关。管道停顿字段（pipe stall field）与流水线内的停顿（诸如，FPU停顿或库冲突（bank collision））有关。内部停顿字段与由存储体冲突引起的停顿有关。其它字段是所有其它类型停顿的捕获（catch）。

如上所述，每个类高速缓存的聚合结构将其数据逐出到主存储器中的对应循环缓冲器。软件定期到达（come through）并处理循环缓冲器的内容，将每行合并到针对每个遇到的PR指令指针维护的高级停顿原因计数中。

图18示出了根据一个实施例的主存储器循环缓冲器的内容的示例表。突出显示的指令指针地址值复写在两行上。这可能经常发生。基于数据值，第一次出现（索引= 0）是容量逐出，而最后一次出现（索引= 3）是最大值逐出，因为其它计数达255（假设使用八位计数器）。

在一些实施例中，图形处理单元（GPU）以通信方式耦合到主机/处理器核，以加速图形操作、机器学习操作、模式分析操作以及各种通用GPU（GPGPU）功能。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink的高速互连）以通信方式耦合到主机处理器/核。在其它实施例中，GPU可集成在与核相同的封装件或芯片上，并通过内部处理器总线/互连（即，封装件或芯片的内部）以通信方式耦合到核。无论GPU被连接的方式如何，处理器核都可以以工作描述符中含有的命令/指令序列的形式将工作分配给GPU。然后，GPU将专用电路系统/逻辑用于高效地处理这些命令/指令。

在下面的描述中，阐述了许多特定细节以提供更透彻的理解。然而，对于本领域的技术人员将明显的是，可在没有这些特定细节中的一个或多个的情况下实践本文中描述的实施例。在其它情况下，未描述公知的特征，以避免模糊本实施例的细节。

图19A-19C图示了根据实施例的另外的图形多处理器。图19A-19B图示了图形多处理器1925、1950。图19C图示了图形处理单元（GPU）1980，其包含布置到多核群组1965A-1965N中的图形处理资源的专用集。所图示的图形多处理器1925、1950和多核群组1965A-1965N可以是能同时执行大量执行线程的流式多处理器（SM）。

图19A示出了根据另一实施例的图形多处理器1925。图形多处理器1925包含执行资源单元的多个另外的实例。例如，图形多处理器1925可包含指令单元1932A-1932B、寄存器堆1934A-1934B和（一个或多个）纹理单元1944A-1944B的多个实例。图形多处理器1925还包含多组图形或计算执行单元（例如，GPGPU核1936A-1936B、张量核1937A-1937B、光线追踪核1938A-1938B）和多组加载/存储单元1940A-1940B。在一个实施例中，执行资源单元具有公共指令高速缓存1930、纹理和/或数据高速缓存存储器1942以及共享存储器1946。

各种组件可经由互连组构1927进行通信。在一个实施例中，互连组构1927包含一个或多个纵横开关，以能够实现图形多处理器325的各个组件之间的通信。在一个实施例中，互连组构1927是独立的高速网络组构层，图形多处理器1925的每个组件堆叠在其上。图形多处理器1925的组件经由互连组构1927与远程组件通信。例如，GPGPU核1936A-1936B、1937A-1937B和1938A-1938B可各自经由互连组构1927与共享存储器1946通信。互连组构1927可仲裁图形多处理器1925内的通信以确保组件之间的公平带宽分配。

图19B示出了根据另一实施例的图形多处理器1950。图形处理器包含多组执行资源1956A-1956D，其中每组执行资源包含多个指令单元、寄存器堆、GPGPU核和负载存储单元。执行资源1956A-1956D可与（一个或多个）纹理单元1960A-1960D协同工作以进行纹理操作，同时共享指令高速缓存1954和共享存储器1953。在一个实施例中，执行资源1956A-1956D可共享指令高速缓存1954和共享存储器1953，以及纹理和/或数据高速缓冲存储器1958A-1958B的多个实例。各个组件可经由类似于图19A的互连组构1927的互连组构1952进行通信。

本领域技术人员将理解，关于本实施例的范围，在3A-3B中描述的架构是描述性的并且不是限制性的。因此，本文中描述的技术可在任何适当配置的处理单元上实现，所述处理单元包含但不限于一个或多个移动应用处理器、包含多核CPU的一个或多个台式或服务器中央处理单元（CPU）、一个或多个并行处理单元、以及一个或多个图形处理器或专用处理单元，而不脱离本文中描述的实施例的范围。

在一些实施例中，如本文中描述的并行处理器或GPGPU以通信方式耦合到主机/处理器核，以加速图形操作、机器学习操作、模式分析操作以及各种通用GPU（GPGPU）功能。GPU可通过总线或其它互连（例如，诸如PCIe或NVLink的高速互连）以通信方式耦合到主机处理器/核。在其它实施例中，GPU可集成在与核相同的封装件或芯片上，并通过内部处理器总线/互连（即，封装件或芯片的内部）以通信方式耦合到核。无论GPU被连接的方式如何，处理器核都可以以工作描述符中含有的命令/指令序列的形式将工作分配给GPU。然后，GPU将专用电路系统/逻辑用于高效地处理这些命令/指令。

图19C图示了图形处理单元（GPU）1980，其包含布置到多核群组1965A-N中的图形处理资源的专用集合。尽管仅提供了单个多核群组1965A的细节，但将领会的是，其它多核群组1965B-1965N可配备有相同或类似的图形处理资源的集合。

如所图示的，多核群组1965A可包含图形核1970的集合、张量核1971的集合和光线追踪核1972的集合。每个核可包含具有处理资源的分组的执行电路系统1400。调度器/分派器1968调度和分派图形线程以供在各种核1970、1971、1972上执行。调度器/分派器1968可包含执行电路系统1500。寄存器堆1969的集合存储在执行图形线程时由核1970、1971、1972使用的操作数值。这些可包含例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储打包数据元素（整数和/或浮点数据元素）的向量寄存器和用于存储张量/矩阵值的贴片寄存器。在一个实施例中，贴片寄存器实现为向量寄存器的组合集合。

一个或多个组合的1级（L1）高速缓存和共享存储器单元1973将诸如纹理数据、顶点数据、像素数据、光线数据、包围体积数据等图形数据本地存储在每个多核群组1965A内。一个或多个纹理单元1974还可用于执行纹理操作，诸如纹理映射和采样。被所有多核群组1965A-1965N或其子集共享的2级（L2）高速缓存1975存储对于多个并发图形线程的图形数据和/或指令。如所图示的，L2高速缓存1975可跨多个多核群组1965A-1965N被共享。一个或多个存储器控制器1967使GPU 1980耦合至存储器1966，其可以是系统存储器（例如，DRAM）和/或专用图形存储器（例如，GDDR6存储器）。

输入/输出（I/O）电路系统1963使GPU 1980耦合至一个或多个I/O装置1962，诸如数字信号处理器（DSP）、网络控制器或用户输入装置。片上互连可用于使I/O装置1962耦合至GPU 1980和存储器1966。I/O电路系统1963的一个或多个I/O存储器管理单元（IOMMU）1964使I/O装置1962直接耦合至系统存储器1966。在一个实施例中，I/OMMU 1964管理页表的多个集合，以将虚拟地址映射到系统存储器1966中的物理地址。在该实施例中，I/O装置1962、（一个或多个）CPU 1961和（一个或多个）GPU 1980可共享相同的虚拟地址空间。

在一个实现中，I/OMMU 1964支持虚拟化。在该情况下，它可管理页表的第一集合来将客户/图形虚拟地址映射到客户/图形物理地址并且管理页表的第二集合来将客户/图形物理地址映射到系统/主机物理地址（例如，在系统存储器1966内）。页表的第一和第二集合中的每个页表的基址可被存储在控制寄存器中并且在上下文切换时被换出（例如，使得新的上下文被提供有对页表的相关集合的访问）。尽管在图19C中未图示，但多核群组1965A-1965N和/或核1970、1971、1972中的每个可包含转译后备缓冲器（TLB），以对客户虚拟到客户物理转译、客户物理到主机物理转译和客户虚拟到主机物理转译进行高速缓存。

在一个实施例中，CPU 1961、GPU 1980和I/O装置1962集成在单个半导体芯片和/或芯片封装上。所图示的存储器1966可集成在相同的芯片上或可经由片外接口耦合至存储器控制器1967。在一个实现中，存储器1966包括GDDR6存储器，其共享与其它物理系统级存储器相同的虚拟地址空间，但是本发明的根本原理不限于该特定实现。

在一个实施例中，张量核1971包含特别设计成执行矩阵运算的多个执行单元，这些矩阵运算是用于执行深度学习操作的基本计算操作。例如，同时矩阵乘运算可用于神经网络训练和推理。张量核1971可使用多种操作数精度来执行矩阵处理，这些操作数精度包含单精度浮点（例如，32位）、半精度浮点（例如，16位）、整数字（16位）、字节（8位）和半字节（4位）。在一个实施例中，神经网络实现提取每个经渲染的场景的特征，潜在地使来自多个帧的细节组合，以构造高质量的最终图像。

在深度学习实现中，可调度并行矩阵乘法工作以供在张量核1971上执行。神经网络的训练特别要求大量矩阵点积运算。为了处理N x N x N矩阵相乘的内积公式，张量核1971可包含至少N个点积处理元素。在矩阵相乘开始之前，一个完整的矩阵被加载到贴片寄存器中并且在N个周期的每个周期加载第二矩阵的至少一列。每个周期有被处理的N个点积。

取决于特定实现，可以以不同的精度来存储矩阵元素，这些精度包含16位字、8位字节（例如，INT8）和4位半字节（例如，INT4）。可对张量核1971指定不同的精度模式来确保最高效的精度被用于不同的工作负载（例如，诸如可容许量化到字节和半字节的推理工作负载）。

在一个实施例中，光线追踪核1972对于实时光线追踪和非实时光线追踪实现两者都使光线追踪操作加速。特别地，光线追踪核1972包含光线遍历/交叉电路系统，以用于使用包围体积层级（BVH）来执行光线遍历并且标识被封闭在BVH体积内的图元与光线之间的交叉。光线追踪核1972还可包含用于执行深度测试和剔除（例如，使用Z缓冲器或类似布置）的电路系统。在一个实现中，光线追踪核1972与本文中描述的图像去噪技术协同执行遍历和交叉操作，这些遍历和交叉操作的至少一部分可在张量核1971上执行。例如，在一个实施例中，张量核1971实现深度学习神经网络来执行由光线追踪核1972生成的帧的去噪。然而，（一个或多个）CPU 1961、图形核1970和/或光线追踪核1972还可实现去噪和/或深度学习算法的全部或一部分。

另外，如上文描述的，可采用去噪的分布式方法，其中GPU 1980在通过网络或高速互连而耦合至其它计算装置的计算装置中。在该实施例中，互连的计算装置共享神经网络学习/训练数据来提高速度，利用该速度整个系统学习对不同类型的图像帧和/或不同的图形应用执行去噪。

在一个实施例中，光线追踪核1972处理所有BVH遍历和光线-图元交叉，从而避免图形核1970因每光线数千个指令而过载。在一个实施例中，每个光线追踪核1972包含专用电路的第一集合以用于执行包围盒测试（例如，对于遍历操作）以及包含专用电路的第二集合以用于执行光线-三角形交叉测试（例如，交叉已被遍历的光线）。因此，在一个实施例中，多核群组1965A可仅仅启动光线探头，并且光线追踪核1972独立地执行光线遍历和交叉并且向线程上下文返回命中数据（例如，命中、无命中、多次命中等）。其它核1970、1971被释放来执行其它图形或计算工作，而光线追踪核1972执行遍历和交叉操作。

在一个实施例中，每个光线追踪核1972包含遍历单元以执行BVH测试操作，以及交叉单元，其执行光线-图元交叉测试。交叉单元生成“命中”、“无命中”或“多次命中”响应，交叉单元将该响应提供给适当的线程。在遍历和交叉操作期间，其它核（例如，图形核1970和张量核1971）的执行资源被释放来执行其它形式的图形工作。

在下文描述的一个特定实施例中，使用混合栅格化/光线追踪方法，其中工作分布在图形核1970与光线追踪核1972之间。

在一个实施例中，光线追踪核1972（和/或其它核1970、1971）包含对光线追踪指令集的硬件支持，该光线追踪指令集诸如Microsoft的DirectX光线追踪（DXR），其包含DispatchRays命令，以及光线-生成、最接近-命中、任何-命中和未命中着色器，其能够实现对每个对象指派纹理和着色器的独特集合。光线追踪核1972、图形核1970和张量核1971可支持的另一个光线追踪平台是Vulkan 1.1.85。然而，注意本发明的根本原理不限于任何特定光线追踪ISA。

一般而言，各种核1972、1971、1970可支持光线追踪指令集，其包含针对光线生成、最接近命中、任何命中、光线-图元交叉、每图元和层级包围盒构造、未命中、访问和异常的指令/功能。更特定地，一个实施例包含光线追踪指令以执行下列功能：

光线生成--可为每个像素、样本或其它用户定义的工作指派执行光线生成指令。

最接近命中--可执行最接近命中指令，以用场景内的图元来定位光线的最接近交叉点。

任何命中--任何命中指令标识场景内的图元与光线之间的多个交叉，潜在地标识新的最接近交叉点。

交叉--交叉指令执行光线-图元交叉测试并且输出结果。

每图元包围盒构造--该指令围绕给定图元或图元的群组构建包围盒（例如，在构建新的BVH或其它加速数据结构时）。

未命中--指示光线未命中场景的指定区域或场景内的所有几何。

访问--指示光线将遍历的子代体积。

异常--包含各种类型的异常处理程序（例如，针对各种错误状况而被调用）。

一些实施例关于示例1，其包含一种图形处理器，所述图形处理器包括：处理资源的分组；和与所述处理资源的分组相关联的控制逻辑。所述控制逻辑被配置成对所述处理资源的分组中的至少一个处理资源的状态进行采样并根据所述状态来确定活动数据，其中所述活动数据包含以下至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率或着色器活动。

示例2包含示例1的主题，所述主题还包括：与所述处理资源的分组相关联的高速缓存单元，所述高速缓存单元用于接收包含与所述高速缓存单元相关联的处理资源的每种状态的停顿原因的所述活动数据和指令指针地址。

示例3包含示例1-2的主题，其中对状态的每个采样在选定的时钟周期内被调度，并且是最小侵入性的。

示例4包含示例1-3的主题，其中所述控制逻辑被配置成当在处理资源上分配线程而在被采样的选定周期内没有指令被执行时存储状态。

示例5包含示例1-4的主题，其中所述控制逻辑被配置成如果所述处理资源是空闲的或正在执行指令，则在采样的选定周期内丢弃状态。

示例6包含示例1-5的主题，其中所述控制逻辑被配置成：在所述处理资源的分组和处理资源的其它分组之间交织对处理资源的状态的采样，以将所述状态解析为多个支持的停顿原因之一，并基于所述停顿原因的优先级等级对所述支持的停顿原因按优先顺序排列。

示例7包含示例1-6的主题，其中停顿活动的所支持的停顿和原因计数包括用于线程之间到达公共点的停顿或延迟的同步停顿字段、用于被停顿的来自存储器的指令获取的指令获取字段、用于当算法向外分支时的分支停顿的跳转执行字段、用于基于数据相关性的停顿的记分板字段、用于对处理资源的发送总线带宽限制的发送停顿字段、用于流水线内的停顿的管道停顿字段、以及用于由存储体冲突引起的停顿的内部停顿字段。

一些实施例关于示例8，其包含一种高速缓存结构，所述高速缓存结构包括：用于执行所述高速缓存结构的操作的逻辑；以及与所述逻辑耦合的存储器。所述存储器用于存储指令指针地址和相关联的数据字段以指示来自处理资源的采样的活动数据。所述逻辑被配置成接收与所述高速缓存结构相关联的处理资源的每种状态的活动数据和指令指针地址。

示例9包含示例8的主题，其中所述逻辑被配置成在所述高速缓存结构内执行指令指针地址查找。

示例10包含示例8-9的主题，其中所述逻辑被配置成：当所述指令指针查找未命中时，为新的高速缓存行构建条目，以将所述指令指针地址和所述活动数据存储在所述新的高速缓存行中、将包含停顿原因的所标识的活动初始化为1，而所有其它原因计数被初始化为0。

示例11包含示例8-10的主题，其中所述逻辑被配置成确定所述高速缓存结构的所有可用行是否被占用，并且如果所述高速缓存结构的所有可用行被占用，则执行容量逐出以逐出现有行。

示例12包含示例8-11的主题，其中所述逻辑被配置成确定对于指令指针地址查找的命中，以对所述指令指针地址执行高速缓存行的读取操作、执行修改操作以递增所述所标识的活动的计数、并对所述高速缓存行执行写操作。

示例13包含示例8-12的主题，其中所述逻辑被配置用于当给定的高速缓存行具有达到最大可表示值的活动计数时的最大值逐出并通过将所述指令指针地址及其对应的数据逐出到主存储器中的循环缓冲器来执行所述最大值逐出。

一些实施例关于示例14，其包含一种用于对图形处理单元（GPU）进行最小侵入性概要分析的方法，该方法包括：利用高速缓存单元，接收与所述高速缓存单元相关联的处理资源的每种状态的活动数据和指令指针地址；以及在所述高速缓存单元内对所接收的指令指针地址和相关联的活动数据执行指令指针地址查找。

示例15包含示例14的主题，所述主题还包括：当所述指令指针查找未命中时，为新的高速缓存行构建条目。

示例16包含示例14-15的主题，所述主题还包括：将所述指令指针地址和所述活动数据存储在所述新的高速缓存行中；以及将包含停滞原因的所标识的活动初始化为1，而将所有其它原因计数初始化为0。

示例17包含示例14-16的主题，所述主题还包括：确定所述高速缓存结构的所有可用行是否都被占用，并且如果所述高速缓存结构的所有可用行都被占用，则执行容量逐出以逐出现有行。

示例18包含示例14-17的主题，所述主题还包括：确定对于指令指针地址查找的命中。

示例19包含示例14-18的主题，所述主题还包括：对所述指令指针地址执行高速缓存行的读取操作；对所述指令指针地址执行修改操作以递增所述所标识的活动的计数；以及对所述高速缓存行执行写操作。

示例20包含示例14-19的主题，所述主题还包括：当给定的高速缓存行具有达到最大可表示值的活动计数时，执行最大值逐出，其中，执行所述最大值逐出包括将所述指令指针地址及其对应的数据逐出到主存储器中的循环缓冲器。

示例21包含示例14-20的主题，其中所述活动数据包含以下中的至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率或着色器活动。

要以说明性而不是约束性的意义来看待前述描述和附图。本领域技术人员将理解，可对本文中描述的实施例进行各种修改和改变而不脱离如所附权利要求书中所阐述的本发明的更广泛的精神和范围。

Claims (21)

1.一种图形处理器，包括：

处理资源的分组；和

与所述处理资源的分组相关联的控制逻辑，所述控制逻辑被配置成对所述处理资源的分组中的至少一个处理资源的状态进行采样并根据所述状态来确定活动数据，其中所述活动数据包含以下至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率或着色器活动。

2.根据权利要求1所述的图形处理器，还包括：

与所述处理资源的分组相关联的高速缓存单元，所述高速缓存单元用于接收包含与所述高速缓存单元相关联的处理资源的每种状态的停顿原因的所述活动数据和指令指针地址。

3.根据权利要求2所述的图形处理器，其中，对状态的每个采样在选定的时钟周期内被调度，并且是最小侵入性的。

4.根据权利要求1所述的图形处理器，其中，所述控制逻辑被配置成当在处理资源上分配线程而在被采样的选定周期内没有指令被执行时存储状态。

5.根据权利要求4所述的图形处理器，其中，所述控制逻辑被配置成如果所述处理资源是空闲的或正在执行指令，则在被采样的选定周期内丢弃状态。

6.根据权利要求1所述的图形处理器，其中所述控制逻辑被配置成：在所述处理资源的分组和处理资源的其它分组之间交织对处理资源的状态的采样，以将所述状态解析为多个支持的停顿原因之一，并基于所述停顿原因的优先级等级对所述支持的停顿原因按优先顺序排列。

7.根据权利要求1所述的图形处理器，其中停顿活动的所支持的停顿和原因计数包括用于线程之间到达公共点的停顿或延迟的同步停顿字段、用于被停顿的来自存储器的指令获取的指令获取字段、用于基于数据相关性的停顿的记分板字段、用于对处理资源的发送总线带宽限制的发送停顿字段、用于流水线内的停顿的管道停顿字段、以及用于由存储体冲突引起的停顿的内部停顿字段。

8.一种高速缓存结构，包括：

用于执行所述高速缓存结构的操作的逻辑；以及

与所述逻辑耦合的存储器，所述存储器用于存储指令指针地址和相关联的数据字段以指示来自处理资源的采样的活动数据，其中所述逻辑被配置成接收与所述高速缓存结构相关联的处理资源的状态的活动数据和指令指针地址。

9.根据权利要求8所述的高速缓存结构，其中所述逻辑被配置成在所述高速缓存结构内执行指令指针地址查找。

10.根据权利要求9所述的高速缓存结构，其中所述逻辑被配置成：当所述指令指针查找未命中时，为新的高速缓存行构建条目，以将所述指令指针地址和所述活动数据存储在所述新的高速缓存行中、将包含停顿原因的所标识的活动初始化为一计数，而所有其它原因计数被初始化为不同的计数。

11.根据权利要求10所述的高速缓存结构，其中所述逻辑被配置成确定所述高速缓存结构的所有可用行是否被占用，并且如果所述高速缓存结构的所有可用行被占用，则执行容量逐出以逐出现有行。

12.根据权利要求9所述的高速缓存结构，其中所述逻辑被配置成确定对于指令指针地址查找的命中，以对所述指令指针地址执行高速缓存行的读取操作、执行修改操作以递增所述所标识的活动的计数、并对所述高速缓存行执行写操作。

13.根据权利要求9所述的高速缓存结构，其中所述逻辑被配置用于当给定的高速缓存行具有达到最大可表示值的活动计数时的最大值逐出并通过将所述指令指针地址及其对应的数据逐出到主存储器中的循环缓冲器来执行所述最大值逐出。

14.一种用于对图形处理单元（GPU）进行最小侵入性概要分析的方法，包括：

利用高速缓存单元，接收与所述高速缓存单元相关联的处理资源的每种状态的活动数据和指令指针地址；以及

在所述高速缓存单元内对所接收的指令指针地址和相关联的活动数据执行指令指针地址查找。

15.根据权利要求14所述的方法，还包括：

当所述指令指针查找未命中时，为新的高速缓存行构建条目。

16.根据权利要求15所述的方法，还包括：

将所述指令指针地址和所述活动数据存储在所述新的高速缓存行中；以及

将包含停滞原因的所标识的活动初始化为1，而将所有其它原因计数初始化为0。

17.根据权利要求16所述的方法，还包括：

确定所述高速缓存结构的所有可用行是否都被占用，并且如果所述高速缓存结构的所有可用行都被占用，则执行容量逐出以逐出现有行。

18.根据权利要求15所述的方法，还包括：

确定对于指令指针地址查找的命中。

19.根据权利要求18所述的方法，还包括：

对所述指令指针地址执行高速缓存行的读取操作；

对所述指令指针地址执行修改操作以递增所述所标识的活动的计数；以及

对所述高速缓存行执行写操作。

20.根据权利要求19所述的方法，还包括：

当给定的高速缓存行具有达到最大可表示值的活动计数时，执行最大值逐出，其中执行所述最大值逐出包括将所述指令指针地址及其对应的数据逐出到主存储器中的循环缓冲器。

21.根据权利要求14所述的方法，其中所述活动数据包含以下中的至少一项：停顿活动的停顿和原因计数、指令类型、流水线利用率、线程利用率或着色器活动。

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