CN112564686B - 基于动态电路的大扇入独热码数据选择器电路 - Google Patents

Abstract

本发明公开一种基于动态电路的大扇入独热码数据选择器电路，属于基本电子电路的技术领域。该电路包括动态与或门和动态或门单元，在控制信号的低电平期间充电，在高电平期间求值，实现动态数据选择的功能。1)本发明从晶体管级实现了逻辑“与或”和逻辑“或”的功能，节省大量的晶体管，相比于综合工具的MUX结构，该结构能够显著减少延时、功耗和面积。2)进行全定制设计，将动态MUX的单元做成标准单元，方便用EDA工具实现自动化设计。3)本发明考虑动态MUX的实用性，结合特定延时可调的脉冲发生器，以控制MUX在周期中的数据求值区间，进而适应MUX在路径中相对位置的变化。

Description

基于动态电路的大扇入独热码数据选择器电路

技术领域

本发明涉及一种适用于超大规模CMOS集成电路的大扇入动态独热码数据选择器电路，在控制信号的低电平期间实现晶体管的预充电，在高电平期间实现数据求值，最终实现独热码数据选择器的功能，属于基本电子电路的技术领域。

背景技术

近年来，随着互联网的飞速发展，人们对消费类电子产品的需求越来越高，进而对芯片的性能提出了更高的要求。数据选择器(MUX)作为集成电路中常用的器件之一，它的性能对整体电路有着重要的影响，尤其是在应用了大量MUX 的数字集成电路领域，MUX的研究成为数字集成电路性能研究的一个重要组成部分。

传统设计一般是采用EDA工具(如Design Compiler)，基于标准单元库综合成大扇入MUX。这种标准单元一般是互补CMOS结构，它的上拉和下拉网络互为对偶网络。这意味着下拉网络中晶体管的并联对应上拉网络中晶体管的串联，下拉网络中晶体管的串联对应上拉网络晶体管的并联。所以，下拉网络中有多少个晶体管对应上拉网络也会有相同数量的晶体管，并且基本单元库中没有与或门单元，只能通过其他单元组合成与或门，采用标准单元搭建成与或逻辑效率低下。因此，基于标准单元库综合成的大MUX结构的PPA(性能、功耗和面积) 指标有待进一步提升，以满足一些高性能、低功耗、低成本的设计的要求。

发明内容

技术问题：本发明针对上述背景技术的不足，提供了一种基于动态电路的大扇入独热码数据选择器电路，该结构能够显著减少延时、功耗和面积代价，提升电路能效，可以用EDA工具实现大扇入动态独热码数据选择器的自动化设计。

技术方案：本发明的一种基于动态电路的大扇入独热码数据选择器电路，该电路包括2a扇入的动态与或门单元和b扇入的动态或门单元，a∈Z+，b∈Z+；动态MUX具有在控制信号rstn的低电平期间充电，在高电平期间进行数据求值的特征；动态MUX的控制信号rstn由特定的延时可调的脉冲发生器产生，其数据求值区间的位置与宽度通过脉冲发生器调节；适用于数字集成电路的大扇入m 选1的动态独热码数据选择器，m∈Z+，Z+是正整数集；

m选1的动态MUX的第1级由2a扇入的动态与或门组成，动态与或门的扇入数2a只是一个统称，扇入数可以任意搭配，扇入数是2×a1,2×a2,2×a3,…, 2×at，a1,a2,a3,…at∈Z+；第2,3,4,…,n级由b扇入的动态或门组成，动态或门的扇入数b也是一个统称，扇入数可以任意搭配，第2级动态或门的扇入数是b21,b22,b23,…,b2e，其中，e∈Z+；以此类推，第n级动态或门的扇入数是bn1。

其中：

所述的每一级动态或门如下，

第1级由2×a1,2×a2,2×a3,…,2×at扇入的与或门并列组成，其中 m＝a1+a2+a3+…+at，m∈Z+，t∈Z+；分别将信号in1,sel1,in2,sel2,in3, sel3,…,ina1,sela1进行逻辑“与或”，将信号in(a1+1),sel(a1+1),in(a1+2),sel(a1+2),in(a1+3),sel(a1+3),…,in(a1+a2),sel(a1+a2)进行逻辑“与或”，将信号in(a1+a2+1),sel(a1+a2+1),in(a1+a2+2),sel(a1+a2+2), in(a1+a2+3),sel(a1+a2+3),…,in(a1+a2+a3),sel(a1+a2+a3)进行逻辑“与或”，…,将信号in(m-at+1),sel(m-at+1),in(m-at+2),sel(m-at+2),in(m-at+3),sel(m-at+3),…,inm,selm进行逻辑“与或”,输出信号AO11,AO12, AO13,…,AO1t；

第2级由b21,b22,b23,…,b2e扇入的动态或门并列组成，其中 t＝b21+b22+b23+…+b2t，e∈Z+；分别将信号AO11,AO12,…,AO1(b21)进行逻辑“或”，将信号AO1(b21+1),AO1(b21+2),…,AO1(b21+b22)进行逻辑“或”，…, 将信号AO1(t-b2e+1),AO1(t-b2e+2),…,AO1t进行逻辑“或”，输出信号OR21, OR22,OR23,…,OR2f，其中，f∈Z+；

以此类推。

第n级由一个bn1扇入的动态或门组成，将第n-1级的输出信号OR(n-1)1, OR(n-1)2,…,OR(n-1)g进行逻辑“或”，最后输出OUT信号，其中g∈Z+。

所述2a扇入的动态与或门包括：

2a扇入的动态与或门共有2a+4个MOS管，由信号inX控制的nMOS管与由信号selX控制的nMOS管相串联，共a对，1≤X≤a；这a对串联的nMOS管在由信号selX控制的nMOS的源极处并联，在由信号inX控制的nMOS管的漏极处并联，并联后由信号selX控制的nMOS管的源极与由信号rstn控制的源极接地的nMOS 管串联，由信号inX控制的nMOS管的漏极与由控制信号rstn控制的源极接电源 VDD的pMOS管相串联；由控制信号rstn控制的pMOS管的漏极接反相器，反相器输出信号AO。

所述b扇入的动态或门包括：

b扇入的动态或门共有b+4个MOS管，由信号inY控制的nMOS管共b组， 1≤Y≤b，这b组nMOS管的在源极处和漏极处并联，并联后由信号inY控制的nMOS 管的源极与由控制信号rstn控制的源极接地VSS的nMOS管相串联，由信号inY 控制的nMOS管的漏极与由控制信号rstn控制的源极接VDD的pMOS管相串联。由控制信号rstn控制的pMOS管的漏极接反相器，反相器输出信号OR。

所述2a扇入的动态与或门单元和b扇入的动态或门单元，通过全定制流程，做成不同扇入不同驱动的动态门库单元，运用电子设计自动化EDA工具可实现大扇入m选1动态独热码数据选择器的自动化设计。

所述的动态MUX具有在控制信号的高电平期间进行数据求值的特征，其控制信号由脉冲发生器产生；脉冲发生器根据MUX在路径组合逻辑中的深度，调节控制信号rstn的上升、下降沿位置即占空比和高电平在周期中的位置，得到相应的脉冲控制信号，控制MUX在路径组合逻辑中的数据求值区间，以适应路径中 MUX前后逻辑的变化。

本发明的电路提供了一种适用于超大规模CMOS集成电路的大扇入m (m∈Z+)选1的动态独热码数据选择器电路方案，它由2a(a∈Z+)扇入的动态与或门单元和b(b∈Z+)扇入的动态或门单元组成。动态MUX的第一级采用动态与或门，后面几级运用动态或门将第一级的与或结果相或，最终实现大扇入 m(m∈Z+)的动态独热码数据选择器。将这些门单元经过全定制流程做成不同扇入不同驱动的库单元，可运用EDA工具实现动态独热码数据选择器电路的自动化设计。

本发明的动态门单元的上拉网络只需要1个pMOS管，相比单元库中对偶互补的静态门单元，本发明可以节省大量的上拉晶体管，尤其是在大扇入的门单元中，节省了面积和功耗。由于基本单元库中没有与或门，与或逻辑需要在或门的基础上增加相应的门单元(每个门包含大量的晶体管)来实现，而本发明只需在动态或门的基础上增加下拉网络中相应的晶体管就可以实现与或逻辑，节省了门的个数和电路的级数，大幅节省了晶体管的数量，减小了延时，进一步节省面积和功耗。标准单元库的单元一般是4扇入及以下，本发明的动态门单元可以拥有更高的扇入，在组成大扇入的结构中缩短了电路的级数，使得延时进一步减小。标准单元会有由电源到地的直流通路的情况，存在短路功耗。然而本发明的动态MUX结构的充放电时间分开，不存在这种占动态功耗很大比例的短路功耗，进一步大幅节省电路功耗。

综上，本发明节省了大量的上拉晶体管晶体管和门单元，大大节省了面积。本发明搭建与或逻辑方便，节省了门单元的个数，并且本发明可以有比单元库中基本单元拥有更大的扇入，使得大扇入MUX的级数大幅缩减，使得延时大幅降低。同时，电路节省了大量的晶体管和门单元的个数，同时充放电时间分开，没有短路功耗，使得功耗得到极大降低。本发明使得大扇入MUX的PPA指标得到了极大提升。

有益效果：本发明考虑到MUX的实用性，搭配可调延时的脉冲发生器可以调节控制脉冲的占空比和波形在周期中的位置。本发明的动态MUX是在控制信号的高电平期间进行数据求值，所以脉冲发生器可以调节MUX在路径中数据求值的逻辑深度，进而适应路径中MUX前后逻辑的逻辑长度变化。MUX的工作原理于具体实施中说明。

本发明采用晶体管级动态门结构，从晶体管级实现了逻辑“与或”和逻辑“或”的功能，相比于传统CMOS对称逻辑，不仅可以大大节省上拉支路晶体管，而且增加一路选择逻辑只需要再添加一条下拉路径即可，从而大大改善面积和时序。相比于使用Synopsys工具Design Compiler综合出来的MUX电路，该结构能够显著减少延时、功耗和面积代价，提升电路能效。

本发明提出的大扇入动态独热码数据选择器，是由动态与或门单元和动态或门单元组合而成。类似于逻辑库里的标准单元组合电路那样，将动态MUX的单元进行全定制设计做成标准单元，可以用EDA工具实现大扇入动态独热码数据选择器的自动化设计。

本发明考虑动态MUX的实用性，根据MUX在路径组合逻辑中的深度，通过搭配特定延时可调的脉冲发生器，得到相应的脉冲控制信号，控制MUX在路径组合逻辑中的数据求值区间，进而适应路径中MUX前后逻辑的变化。

附图说明

图1为64选1动态独热码数据选择器电路及其单元的示意图。

图2为64选1动态MUX的真值表。

图3为64选1动态MUX及其单元的版图。

图4为脉冲发生器示意图及其波形图。

图5为64选1动态MUX的时序波形图。

图6为EDA工具的综合电路与动态MUX的性能对比。

图7为动态MUX的应用架构图和其在周期中的逻辑深度图。

具体实施方式

下面结合附图对发明的技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。本实施例以一个64选1的动态独热码数据选择器为设计对象，如图1所示，包括8个16输入的动态与或门和1个8输入的动态或门。

动态与或门的原理图如图1所示。当控制信号rstn为低电平时，由信号rstn 控制的pMOS管开启，由信号rstn控制的nMOS管关断。这时，电源VDD对由信号rstn控制的pMOS管的漏极(节点A)进行充电，节点A的电压变为高电平，经过反相器，反相器输出信号AO为低电平；当控制信号rstn为高电平时，由信号rstn控制的nMOS管开启，由信号rstn控制的pMOS管关断。八对信号 (in1、sel1到in8、sel8)中若有一对信号同时为高电平，即由信号inX(1≤X≤8) 控制的nMOS管和由信号selX(1≤X≤8)控制的nMOS管同时开启，节点A对地 VSS放电至低电平，经过反相器，反相器输出信号AO为高电平。每一对信号(信号inX和信号selX)相串联实现了逻辑“与”的功能，多对由信号inX、selX控制的nMOS管相并联实现了逻辑“或”的功能，整体上相当于实现了逻辑“与或”的功能。

动态或门的原理图如图1所示。当控制信号rstn为低电平时，由信号rstn 控制的pMOS管开启，由信号rstn控制的nMOS管关断，电源VDD对由信号rstn 控制的pMOS管的漏极(节点B)进行充电，节点B的电压变为高电平，经过反相器，反相器输出信号AO为低电平。当控制信号rstn为高电平时，由信号rstn 控制的nMOS管开启，由信号rstn控制的pMOS管关断。信号in1到信号in8若有一个信号为高电平，即由信号inY(1≤Y≤8)控制的nMOS管开启，节点B对地VSS放电至低电平，经过反相器，反相器输出信号AO为高电平。多个由信号inY控制的nMOS管相并联相当于实现逻辑“或”的功能。

64选1动态独热码数据选择器的原理图如图1所示。动态MUX的第一级由 8个十六输入的动态与或门组成，实现了信号in1与信号sel1(第一组)相与，信号in2与信号sel2(第二组)相与，以此类推直至信号in64与信号sel64(第 64组)相与，第1-8组信号相与后的结果再相或，第9-16组信号相与后的结果再相或，以此类推直至第57-64组信号相与后的结果再相或；第二级是一个八输入的动态或门，将第一级与或门输出的八个信号(AO1,AO2,…,AO8)相或，最终实现128扇入的逻辑“与或”功能。其中sel信号是独热码编码，最终实现 64选1动态独热码数据选择器的功能。

64选1动态独热码数据选择器的真值表如图2所示。当控制信号rstn输入为低电平“0”时，动态与或门的节点A和动态或门的节点B处于预充电阶段，节点A和节点B的电压变为高电平，经过反相器，MUX输出信号OUT为低电平。因此，当控制信号rstn输入为“0”时，信号OUT输出都是低电平，与信号 inM和信号selM无关。当控制信号rstn输入为高电平“1”时，电路处于数据求值状态，sel信号采用独热码编码，同一时刻只有一个sel信号为“1”(selM＝“1”, 1≤M≤64；selN＝0,1≤N≤M-1或M+1≤N≤64)，由信号selM控制的nMOS管导通，信号OUT输出inM信号。

图3的(a)是16输入的动态与或门的版图，输入信号包括IN1,S1,IN2,S2,IN3, S3,IN4,S4,IN5,S5,IN6,S6,IN7,S7,IN8,S8。该动态与或门采用20个晶体管，所有晶体管的长和宽都采用相同的规格，分别为35nm和120nm。该动态与或门版图的长和宽分别是3.08μm和0.7μm，采用了2层金属层(金属层M1和金属层M2)。

图3的(b)是8输入的动态或门的版图，输入信号包括IN1,IN2,IN3,IN4,IN5, IN6,IN7,IN8。该动态或门采用12个晶体管，所有晶体管的长和宽都采用相同的规格，分别为35nm和120nm。该动态或门版图的长和宽分别是1.96μm和 0.7μm，采用了2层金属层(金属层M1和金属层M2)。

图3的(c)是64选1的动态独热码数据选择器的版图，输入信号包括IN1,IN2,IN3,…,IN64,rstn,S1,S2,S3,…,S64。该动态MUX采用172个晶体管，所有晶体管的长和宽都采用相同的规格，分别为35nm和120nm。该动态MUX版图的长和宽分别是6.16μm和3.5μm，采用了3层金属层(金属层M1、金属层M2 和金属层M3)，其中布局布线用到了金属层M2和金属层M3。

图4的(a)是搭配动态MUX使用的一种延时可调的脉冲发生器，输入clk信号，输出脉冲控制信号rstn。本结构用来产生低占空比的矩形脉冲信号，可以调节控制信号rstn的上升、下降沿位置，使动态MUX在时钟信号上升沿到来的前一刻完成求值并且经过MUX后的逻辑输出到路径末端。

图4的(b)是脉冲发生器的时序波形图，控制信号rstn是一种低占空比的脉冲控制信号。动态MUX是在控制信号rstn的低电平期间充电，在信号rstn的高电平进行数据求值。数据输入信号inM需要在控制信号rstn的上升沿到来之前准备好，且数据信号inM在信号rstn的高电平期间不能翻转，所以信号rstn的高电平持续的时间要越短越好，即，数据输入信号inM的保持时间需要完全覆盖控制信号rstn的整个高电平期间；同时，信号rstn高电平的保持时间不能太短，需要满足下一级锁存器/触发器信号的建立时间。

图5是64选1动态MUX的时序波形图，在这里我们将“逻辑Y”设置为0 延时，这时下一级的数据输入信号Y即为信号OUT。图5的(a)是动态MUX在TT 工艺角下的HSPICE仿真波形图，图5的(b)是动态MUX的1000次蒙特卡洛仿真波形图，图5的(c)是动态MUX波形示意图。电路中可能会存在多条路径交叉的情况，中间经过不同的组合逻辑，他们的路径延时不同，到达交叉节点的时间可能不同，可能在交叉节点出现不确定态，再经过锁存器/触发器和组合逻辑“逻辑1”到“逻辑64”，最后使得输入到MUX的数据信号inM在控制信号rstn的低电平的期间可能产生不定态。通过调节动态MUX的数据求值区间，动态MUX可以有效避免这种不确定态的误翻转。数据信号inM需要在控制信号rstn的上升沿到来之前准备好，并且保持到信号rstn的下降沿之后。控制信号rstn的高电平的保持时间要足够长，使得信号Y的保持时间足够长以满足下级路径信号的建立时间。

图6是从延时、功耗和面积三个方面，对动态MUX电路的后仿收益进行分析。由于工具Design Compiler(DC)综合出的结果是所有单元效果的叠加，未考虑布局布线的延时、功耗和面积，本发明的结果是版图仿真的结果，考虑了布局布线的延时、功耗和面积。因此，相比DC的结果，本发明在延时上有大于 33.2％的收益，在功耗上有大于58.2％的收益，在面积上有大于70.7％的收益。

图7是动态MUX的应用架构图和其在周期中的逻辑深度图，其控制信号rstn 由clk经脉冲发生器产生，是一种低占空比的信号。动态MUX将本路径的逻辑分成了三个部分：MUX前的逻辑、MUX和MUX后的逻辑，如图7的(a)所示。动态MUX将路径的延时分为三各部分：MUX前的逻辑延时，MUX延时和MUX 后的延时(包括MUX后的逻辑延时和下级信号的建立时间)，如图7的(b)所示。当路径中MUX前后逻辑发生变化时，根据MUX在路径组合逻辑中的深度，通过调节脉冲发生器的两个延时单元来调节脉冲控制信号的脉冲宽度和在周期中的位置，达到控制MUX在路径组合逻辑中的数据求值区间的目的，进而适应 MUX前后逻辑发生的变化，增强了动态MUX的实用性。

Claims (5)

1.一种基于动态电路的大扇入独热码数据选择器电路，其特征在于，该电路包括2a扇入的动态与或门单元和b扇入的动态或门单元，a∈Z+，b∈Z+；动态MUX具有在控制信号rstn的低电平期间充电，在高电平期间进行数据求值的特征；动态MUX的控制信号rstn由设定的延时可调的脉冲发生器产生，其数据求值区间的位置与宽度通过脉冲发生器调节；适用于数字集成电路的大扇入m选1的动态独热码数据选择器，m∈Z+，Z+是正整数集；

m选1的动态MUX的第1级由2a扇入的动态与或门组成，动态与或门的扇入数2a只是一个统称，扇入数任意搭配，扇入数是2×a1,2×a2,2×a3,…,2×at，a1,a2,a3,…at∈Z+；第2,3,4,…,n级由b扇入的动态或门组成，动态或门的扇入数b也是一个统称，扇入数任意搭配，第2级动态或门的扇入数是b21,b22,b23,…,b2e，其中，e∈Z+；第n级动态或门的扇入数是bn1；

每一级动态或门如下，

第1级由2×a1,2×a2,2×a3,…,2×at扇入的与或门并列组成，其中m＝a1+a2+a3+…+at，m∈Z+，t∈Z+；分别将信号in1,sel1,in2,sel2,in3,sel3,…,ina1,sela1进行逻辑“与或”，将信号in(a1+1),sel(a1+1),in(a1+2),sel(a1+2),in(a1+3),sel(a1+3),…,in(a1+a2),sel(a1+a2)进行逻辑“与或”，将信号in(a1+a2+1),sel(a1+a2+1),in(a1+a2+2),sel(a1+a2+2),in(a1+a2+3),sel(a1+a2+3),…,in(a1+a2+a3),sel(a1+a2+a3)进行逻辑“与或”，…,将信号in(m-at+1),sel(m-at+1),in(m-at+2),sel(m-at+2),in(m-at+3),sel(m-at+3),…,inm,selm进行逻辑“与或”,输出信号AO11,AO12,AO13,…,AO1t；

第2级由b21,b22,b23,…,b2e扇入的动态或门并列组成，其中t＝b21+b22+b23+…+b2t，e∈Z+；分别将信号AO11,AO12,…,AO1(b21)进行逻辑“或”，将信号AO1(b21+1),AO1(b21+2),…,AO1(b21+b22)进行逻辑“或”，…,将信号AO1(t-b2e+1),AO1(t-b2e+2),…,AO1t进行逻辑“或”，输出信号OR21,OR22,OR23,…,OR2f，其中，f∈Z+；

第n级由一个bn1扇入的动态或门组成，将第n-1级的输出信号OR(n-1)1,OR(n-1)2,…,OR(n-1)g进行逻辑“或”，最后输出OUT信号，其中g∈Z+。

2.根据权利要求1所述的基于动态电路的大扇入独热码数据选择器电路，其特征在于，所述2a扇入的动态与或门包括：

2a扇入的动态与或门共有2a+4个MOS管，由信号inX控制的nMOS管与由信号selX控制的nMOS管相串联，共a对，1≤X≤a；这a对串联的nMOS管在由信号selX控制的nMOS的源极处并联，在由信号inX控制的nMOS管的漏极处并联，并联后由信号selX控制的nMOS管的源极与由信号rstn控制的源极接地的nMOS管串联，由信号inX控制的nMOS管的漏极与由控制信号rstn控制的源极接电源VDD的pMOS管相串联；由控制信号rstn控制的pMOS管的漏极接反相器，反相器输出信号AO。

3.根据权利要求1所述基于动态电路的大扇入独热码数据选择器电路，其特征在于，所述b扇入的动态或门包括：

b扇入的动态或门共有b+4个MOS管，由信号inY控制的nMOS管共b组，1≤Y≤b，这b组nMOS管的在源极处和漏极处并联，并联后由信号inY控制的nMOS管的源极与由控制信号rstn控制的源极接地VSS的nMOS管相串联，由信号inY控制的nMOS管的漏极与由控制信号rstn控制的源极接VDD的pMOS管相串联；由控制信号rstn控制的pMOS管的漏极接反相器，反相器输出信号OR。

4.根据权利要求1所述基于动态电路的大扇入独热码数据选择器电路，其特征在于，所述2a扇入的动态与或门单元和b扇入的动态或门单元，通过全定制流程，做成不同扇入不同驱动的动态门库单元，运用电子设计自动化EDA工具可实现大扇入m选1动态独热码数据选择器的自动化设计。

5.根据权利要求1所述基于动态电路的大扇入独热码数据选择器电路，其特征在于，所述的动态MUX具有在控制信号的高电平期间进行数据求值的特征，其控制信号由脉冲发生器产生；脉冲发生器根据MUX在路径组合逻辑中的深度，调节控制信号rstn的上升、下降沿位置，即占空比和高电平在周期中的位置，得到相应的脉冲控制信号，控制MUX在路径组合逻辑中的数据求值区间，以适应路径中MUX前后逻辑的变化。