CN112532258A - 一种基于fpga实现dds cdma技术的多通道usbl低功耗发射机 - Google Patents

Abstract

本发明涉及水下设备研发技术领域，具体为一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，包括FPGA DDS CDMA控制芯片、复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块、发射模块、滤波模块和换能器，所述的复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块分别与FPGA DDS控制芯片连接；所述FPGA DDS CDMA控制芯片对发射的脉冲信号进行编译，通过不同的逻辑控制编译不同的脉冲信号，并对产生的编码进行分址，用以区分不同的接收器，通过CDMA技术实现同时对不同的接受器进行定位，并在定位时不同接收器不产生干扰，以便同时对多个接收器收集到高精度的定位信息。

Description

一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机

技术领域

本发明涉及水下设备研发技术领域，具体为一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机。

背景技术

USBL(超短基线定位系统)是一种水下定位技术，被普遍应用于海洋石油勘探开发、海洋打捞等海洋生产开发方面，主要用于确定ROV、AUV、潜水员、水下其他载体的水下精确位置。

超短基线定位系统由发射换能器、应答器、接收基阵组成。发射换能器和接收基阵安装在船上，应答器固定在水下载体上。发射换能器发出一个声脉冲，应答器收到后，向回发射声脉冲信号，接收基阵接收到后，测量出水平方向的两个相位差，并根据声波的传播时间计算出水下装置到基阵的距离，从而计算得到水下探测器的位置。因换能器基阵尺寸小，便于安装，故拥有非常广泛的应用。

目前，超短基线采用声学应答模式和同步触发模式，每次发射单一信号，在一次问答之后才能进行下一次问答，无法获得较高的数据刷新率，对接收器的位置定位更新较慢，在许多应用场景下有明显缺点。同时，由于传统发射机声脉冲信号为单一通道发射，在连续工作一段时间后，往往会出现发射机过热现象，容易使硬件产品温度过高而烧坏，对于系统的稳定运行有严重的不利影响。对于传统超短基线系统的发射机，往往只能实现对一个接收器进行水下定位，无法同时对多个接收器进行定位，不满足很多场合的应用需求。，鉴于此，我们提出一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机。

发明内容

本发明的目的在于，为了克服现有技术中存在的不足，提供一种基于FPGA实现DDSCDMA技术的多通道USBL发射机，以便于可以发送不同编码的脉冲信号对水下应答器进行呼叫，并依次对每个通道发射的信号进行编号，连续不断的发射脉冲信号。应答器可根据接收到的声脉冲信号产生应答脉冲信号，相较传统方法有较高的数据更新率，便于对应答器的位置实时更新。同时，发射的声脉冲信号由原来的单通道发射变为多通道交替发射，每一通道发射过后都有一定的休息冷却时间，保证了USBL(超短基线定位系统)的稳定运行。在此基础上将CDMA技术应用于超短基线系统的发射机，以便同时对多个接收器进行水下定位且不会相互干扰。

为实现上述目的，本发明提供如下技术方案：

一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，包括FPGA DDSCDMA控制芯片、复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块、发射模块、滤波模块和换能器，所述的复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块分别与FPGA DDS控制芯片连接；

所述FPGA DDS CDMA控制芯片对发射的脉冲信号进行编译，通过不同的逻辑控制编译不同的脉冲信号，并对产生的编码进行分址，用以区分不同的接收器。

优选的，所述电源模块用于为整个系统供电。

优选的，所述滤波模块与换能器相连接用以将放大后的声信号处理后进行发射。

优选的，所述计数模块用于FPGA DDS CDMA芯片完成一次编码后对其序列进行编号。

优选的，所述复位模块用于使整个系统电路恢复到起始状态，当FPGA DDS CDMA芯片完成一轮编码和发射后使其开始新一轮的编码和发射周期。

优选的，所述晶振模块用于提供时序控制的标准时刻，为整个系统提供基本的时钟信号。

优选的，所述保险丝模块用于保护电路，当电流过大时，电流做功发热，保险丝熔断，造成断路。

优选的，所述功率放大模块用于放大FPGA DDS CDMA芯片生成的数字信号供发射模块发射。

所述发射方法包括以下步骤：

步骤1：FPGA DDS CDMA芯片进行含有不同的地址码的数字信号生成，并传输信号到功率放大模块，将产生的数字信号进行放大。

步骤2：计数模块依据对每次发射的记录，协调各个通道依次发射声脉冲信号。

步骤3：FPGA DDS CDMA芯片将转换后的信号依照计数模块依次传递给指定通道经功率放大模块将信号放大。

步骤4：滤波器将放大后的信号处理传递给换能器，通过换能器将信号发射为声脉冲信号对水下目标进行问询。

与现有技术相比，本发明的有益效果是：

1.通过FPGA实现的DDS可以发射不同的脉冲信号。

2.通过多通道传输信号可以连续不断地发射声脉冲信号并且对信号进行计数，解决了数据刷新率较低的问题。

3.通过较高的数据刷新率可以获得更高的定位精度。

4.通过多通道依次发射声脉冲信号，每一通道发射后均有一定的冷却休息时间，避免系统运行过热导致烧坏。

5.通过CDMA技术实现同时对不同的接受器进行定位，并在定位时不同接收器不产生干扰，以便同时对多个接收器收集到高精度的定位信息。

附图说明

图1为本发明的结构示意图；

图2为本发明的工作流程示意图；

图3为本发明基于FPGA的DDS(数字信号发生器)的原理结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-3，本发明提供一种技术方案：

本发明涉及一种基于FPGA实现DDS CDMA技术的多通道USBL发射机，包括FPGA DDSCDMA控制芯片、复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块、发射模块、滤波模块和换能器，所述的复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块分别与FPGA DDS控制芯片连接，电源模块为整个系统供电，滤波模块与换能器相连接用以将放大后的声信号处理后进行发射。

所述的FPGA DDS CDMA控制芯片对发射的脉冲信号进行编译，通过不同的逻辑控制编译不同的脉冲信号，并对产生的编码进行分址，用以区分不同的接收器。

所述的计数模块用于FPGA DDS CDMA芯片完成一次编码后对其序列进行编号。

所述的复位模块用于使整个系统电路恢复到起始状态，当FPGA DDS CDMA芯片完成一轮编码和发射后使其开始新一轮的编码和发射周期。

所述的晶振模块用于提供时序控制的标准时刻，为整个系统提供基本的时钟信号。

所述的保险丝模块用于保护电路，当电流过大时，电流做功发热，保险丝熔断，造成断路，起到限制电流、保护其他电子器件的作用。

所述的功率放大模块用于放大FPGA DDS CDMA芯片生成的数字信号供发射模块发射，本发明中采用D类功放，用以提高能量转换率来降低功耗。

所述的FPGA控制芯片采用的是Altera公司的CycloneⅡ系列FPGA DDS CDMA芯片，该系列FPGA DDS CDMA芯片是专门针对低成本、低功耗而设计的。

所述基于FPGA的DDS(数字信号发生器)，是用于生成数字信号的一种方式。这种方式产生数字信号较为灵活，原理是DDS根据输入波形的查找表将其按照一定频率和周期连续表达、发射。其内部实现原理主要由接收相位控制字的相位调整器、接收频率控制字的相位累加器分别处理相位和频率的生成信息，将信息传递给ROM查找表，而后根据查找表提供的波形信息生成数字信号。

所述的FPGA的DDS CDMA技术是利用码序列相关性实现多址通信，即同时对多个超短基线接收器进行定位。CDMA技术是靠发射不同的地址码来区分地址，每个配有不同的地址码，接收时只有相对应地址码的接收机才能接收信号并产生回应，实现水下定位，这一功能的实现是依靠基于FPGA实现的DDS数字信号发生器产生含有不同地址码的编码信号，将信号发送给不同接收器，接收器产生应答信号，以此进行水下定位。

工作时，由FPGA DDS CDMA芯片生成数字信号，后通过计数模块对各通道的发射次数和顺序进行排序，在保证较高发射频率的前提下，为各个通道分配发射次序，每次发射都指定特定的通道发射，以保证各个通道的功耗不会过高，温度控制合理不至于烧坏发射机，保证系统的长时间稳定运行。滤波模块将放大后的声脉冲信号处理后传递给换能器，换能器将声脉冲信号发射，向水下目标进行问询，并同时由计数模块对该频率的数字信号进行计数。发射时由各通道依次发射不同的脉冲信号，不间断的对水下目标进行问询。

基于FPGA DDS CDMA的多通道USBL发射机的工作原理，包含以下具体步骤：

步骤1：FPGA DDS CDMA芯片进行含有不同的地址码的数字信号生成，并传输信号到功率放大模块，将产生的数字信号进行放大。

步骤2：计数模块依据对每次发射的记录，协调各个通道依次发射声脉冲信号。

步骤3：FPGA DDS CDMA芯片将转换后的信号依照计数模块依次传递给指定通道经功率放大模块将信号放大。

步骤4：滤波器将放大后的信号处理传递给换能器，通过换能器将信号发射为声脉冲信号对水下目标进行问询。

步骤5：当FPGA DDS CDMA芯片每生成一次信号时，将信号特征存储记录并由计数模块对该信号进行计数。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的仅为本发明的优选例，并不用来限制本发明，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

Claims (9)

1.一种基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：包括FPGA DDS CDMA控制芯片、复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块、发射模块、滤波模块和换能器，所述的复位模块、晶振模块、计数模块、保险丝模块、电源模块、功率放大模块分别与FPGA DDS控制芯片连接；

所述FPGA DDS CDMA控制芯片对发射的脉冲信号进行编译，通过不同的逻辑控制编译不同的脉冲信号，并对产生的编码进行分址，用以区分不同的接收器。

2.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述电源模块用于为整个系统供电。

3.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述滤波模块与换能器相连接用以将放大后的声信号处理后进行发射。

4.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述计数模块用于FPGA DDS CDMA芯片完成一次编码后对其序列进行编号。

5.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述复位模块用于使整个系统电路恢复到起始状态，当FPGA DDS CDMA芯片完成一轮编码和发射后使其开始新一轮的编码和发射周期。

6.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述晶振模块用于提供时序控制的标准时刻，为整个系统提供基本的时钟信号。

7.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述保险丝模块用于保护电路，当电流过大时，电流做功发热，保险丝熔断，造成断路。

8.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述功率放大模块用于放大FPGA DDS CDMA芯片生成的数字信号供发射模块发射。

9.根据权利要求1所述的基于FPGA实现DDS CDMA技术的多通道USBL低功耗发射机，其特征在于：所述发射方法包括以下步骤：

步骤1：FPGA DDS CDMA芯片进行含有不同的地址码的数字信号生成，并传输信号到功率放大模块，将产生的数字信号进行放大。

步骤2：计数模块依据对每次发射的记录，协调各个通道依次发射声脉冲信号。

步骤3：FPGA DDS CDMA芯片将转换后的信号依照计数模块依次传递给指定通道经功率放大模块将信号放大。

步骤4：滤波器将放大后的信号处理传递给换能器，通过换能器将信号发射为声脉冲信号对水下目标进行问询。

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