CN112511163A - 基于正确数据边界的ad输入fpga源同步参数自动计算方法 - Google Patents

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CN112511163A
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王爱荣
杨刚
董洪亮
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
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Abstract

本发明涉及一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，属于数字信号采集与处理技术领域。所述方法通过先配置AD为测试工作模式输出特定格式测试数据，在FPGA内部程序循环配置IDELAY资源延时tap数据，并检测数据输入正确性，计算出稳健的延时tap数值，再配置AD为正常工作模式输出正常采样数据，包括以下步骤：(a)配置AD芯片为测试工作模式，输出特定的测试数据；(b)FPGA程序循环配置内部IDELAY资源延时tap数据，检测输入数据是否正确并记录结果，依据输入数据连续正确性标准，取中间延时tap数值为合适的IDELAY延时tap数值；(c)配置AD为正常工作模式输出正常采样数据。解决了连续长时间工作过程中环境变化比较大的信号传输稳定性问题。

Description

基于正确数据边界的AD输入FPGA源同步参数自动计算方法
技术领域
本发明涉及数字信号采集与处理，适用于需要信号采集处理的各个工程技术领域。本发明涉及一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法。
背景技术
信号采集是信号处理的第一步，采样数据的稳定传输是关键一环，在硬件中，由于数据线和时钟线的传输差异性，在FPGA接收端得到的数字信号会发生比特位高低错位现象，或者相邻两个采样值比特错位现象。
现在FPGA技术通过IO端口延时单元，支持IO端口信号输入输出延时在一定范围内可调整，通过软件可以配置一定的延时值，一般在几十皮秒到纳秒之间，例如Xilinx一个IDELAY tap延时值为78皮秒，可以在0-31个tap间调整。
但是在一些特殊情况下，需要灵活使用在需要自动标定延时参数的情况，例如随着环境温度变化，硬件传输特性发生变化时需要重新标定；对产品中某一更换的硬件需要重新标定等广泛场合，尤其在大阵列信号处理中，采集通道数目多达几千个通道，逐个测试每个通道传输特性是一项繁重的任务，导致信号传输稳定性差，现有技术是无法解决上述问题。
发明内容
要解决的技术问题
为了解决AD输入FPGA时，FPGA的IO端口延时参数数值的最优计算选择问题，本发明提出一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，利用程序自动调整计算最优最稳健的延时参数，完成信号的稳定采集传输，尤其解决了连续长时间工作过程中环境变化比较大的信号传输稳定性问题。
技术方案
一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于步骤如下：
步骤1：配置AD芯片为测试工作模式，输出特定格式的测试数据；
步骤2：FPGA程序从0起始循环配置内部IDELAY资源延时tap数据，检测输入数据是否正确并记录正确与否标志，依据输入数据连续正确标准，取中间延时tap数值为合适的IDELAY延时tap数值；
步骤3：配置AD为正常工作模式输出正常采样数据。
本发明技术方案更进一步的说：步骤1中AD芯片支持测试工作模式，不限串行或并行总线数据输出方式，输出的测试数据因芯片型号不同会有不同；FPGA不限生产厂家，其IO端口支持输入信号延时可调；延时范围因器件不同可能不同。
本发明技术方案更进一步的说：Xilinx FPGA的一个tap值为78.125ps。
本发明技术方案更进一步的说：步骤2中FPGA程序从0起始循环配置延时tap数值，判断输入的AD数值是否正确并记录标志，当连续N个延时tap数值对应输入数据都正确时，认为测试结果是可靠，取中间值为最优的稳健的延时tap数值。
本发明技术方案更进一步的说：N可根据采样率调节。
本发明技术方案更进一步的说：N在AD输出为DDR模式下，调节时间范围为四分之一个采样周期。
有益效果
本发明提出的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，可灵活使用在需要自动标定延时参数的情况，例如随着环境温度变化，硬件传输特性发生变化时需要重新标定；对产品中某一更换的硬件需要重新标定等广泛场合，尤其在大阵列信号处理中，采集通道数目多达几千个通道，逐个测试每个通道传输特性是一项繁重的任务，本发明快速解决了这一问题。
附图说明
图1程序逻辑控制连接关系图。
图2本发明方法流程图。
具体实施方式
现结合实施例、附图对本发明作进一步描述：
一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，所述方法通过先配置AD为测试工作模式输出特定测试数据，在FPGA内部程序循环配置IDELAY资源延时tap数据，并检测数据输入正确性并记录标志，计算出最稳健的延时tap数值，再配置AD为正常工作模式输出正常采样数据，包括以下步骤：(a)配置AD芯片为测试工作模式，输出特定的测试数据；(b)FPGA程序循环配置内部IDELAY资源延时tap数据，检测输入数据是否正确并记录结果，依据输入数据连续正确性标准，取中间延时tap数值为合适的IDELAY延时tap数值；(c)配置AD为正常工作模式输出正常采样数据。
如图2所示，在步骤S101中，是对AD芯片配置为测试模式，输出特定的测试数据，测试数据可以有很多类型，具体可能因芯片不同而不同，表1举例说明几种常见类型，FPGA程序检测输入的数据符合设定的AD输出测试数值时，判定延时正确。
表1
Figure BDA0002778830520000031
在步骤S102中，通过以下步骤实现自动计算：
(a)FPGA程序设定初始IDELAY延时tap值为0，检测输入的采样数据是否正确，并记录正确错误标志，若正确则标志为1，若错误则标志为0；将延时值加1，检测数据是否正确，并记录正确错误标志；依次递增检测，直至选用的FPGA器件支持的IDELAY延时tap数值为止，一般FPGA支持的范围为0-31，因器件不用而不同。
(b)分析记录的正确错误标志，找出连续正确的标志区域，取区域最中间对应的延时tap值作为最终选择计算值使用，若存在多个间断的连续区域，则取连续性最长的区域为选择区域。
上述实施例用于雷达信号采集处理中，采样数据均为雷达数据。
本发明可以以许多不同形式实现，并且不应解释为受在此提出之实施例的限制。相反，提出这些实施例是为了达成充分及完整公开，并且使本技术领域的技术人员完全了解本发明的范围。

Claims (6)

1.一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于步骤如下：
步骤1：配置AD芯片为测试工作模式，输出特定格式的测试数据；
步骤2：FPGA程序从0起始循环配置内部IDELAY资源延时tap数据，检测输入数据是否正确并记录正确与否标志，依据输入数据连续正确标准，取中间延时tap数值为合适的IDELAY延时tap数值；
步骤3：配置AD为正常工作模式输出正常采样数据。
2.根据权利要求1所述的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于：步骤1中AD芯片支持测试工作模式，不限串行或并行总线数据输出方式，输出的测试数据因芯片型号不同会有不同；FPGA不限生产厂家，其IO端口支持输入信号延时可调；延时范围因器件不同可能不同。
3.根据权利要求2所述的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于：Xilinx FPGA的一个tap值为78.125ps。
4.根据权利要求1所述的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于：步骤2中FPGA程序从0起始循环配置延时tap数值，判断输入的AD数值是否正确并记录标志，当连续N个延时tap数值对应输入数据都正确时，认为测试结果是可靠，取中间值为最优的稳健的延时tap数值。
5.根据权利要求4所述的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于：N可根据采样率调节。
6.根据权利要求5所述的一种基于正确数据边界的AD输入FPGA源同步参数自动计算方法，其特征在于：N在AD输出为DDR模式下，调节时间范围为四分之一个采样周期。
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