CN112510977A - 一种啸叫抑制电路及方法 - Google Patents

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Abstract

本发明提供一种啸叫抑制电路及方法，均用于存在轻载模式和正常工作模式的VR芯片的电感及电容的啸叫抑制，均：通过检流电阻检测VR芯片的负载电流；采用运放电路放大检流电阻两端的压差；运放电路的输出端与控制电路的输入端相连；控制电路的输出端，与MOS管Q3的栅极相连；MOS管Q3的源极连接所述的负载电阻后接地；MOS管Q3的漏极，用于连接在检流电阻与用电设备之间的连接线路上；在运放电路输出的电平达到控制电路中预先设定的高电平阈值时，触发控制电路输出低电平控制第三MOS管Q3截止；在运放电路输出的电平低于控制电路中预先设定的低电平阈值时，触发控制电路输出高电平控制MOS管Q3导通。本发明用于抑制VR芯片上变换器拓扑中电容与电感啸叫。

Description

一种啸叫抑制电路及方法
技术领域
本发明涉及服务器及交换机产品领域，具体涉及一种啸叫抑制电路及方法，主要应用于存在轻载模式和正常工作模式的VR芯片的电感及电容的啸叫抑制。
背景技术
在服务器及交换机产品中，VR(Voltage Regulator,电压调节器)芯片较为常用。通常，VR芯片为了兼顾轻负载效率，通常会集成有变换器拓扑，使VR 芯片存在轻载模式(PFM)和正常工作模式(PWM)。PFM为脉冲频率调制，PWM (Pulse Width Modulation)为脉宽调制。VR芯片上常用的变换器拓扑，比如 Buck拓扑结构中，通常采用电感和电容组成低通滤波器。
对于存在轻载模式(PFM)和正常工作模式(PWM)的VR芯片，其上集成的变换器拓扑，比如上述Buck拓扑结构：在轻载模式下VR芯片一般会进入高效模式(即正常工作模式)，即有在轻负载下，VR工作在PFM模式下，负载增大后，VR工作在PWM控制模式下。其中，在轻载模式下，输出电压的纹波电压较大，同时流过电容的交流电的频率也较离散，所以容易发生啸叫事件。另外，轻载模式下与正常工作模式(PWM)切换的阈值没有被恰当地设置的话，系统可能会在负载电流比较小的时候仍然停留在轻载模式而无法切入Normal PWM模式 (即正常工作模式(PWM))，如此则会离散的开关脉冲，容易引起电容的啸叫。另外，在PFM模式下，降低后的频率往往落入人耳的听觉范围20Hz～20kHz的范围，此时功率电感器将会发生啸叫。可见能够引发VR芯片上变换器拓扑中电容与电感啸叫的原因较多，在采取避免措施时往往很难兼顾。
为此，本发明提供一种啸叫抑制电路及方法，用于解决上述问题。
发明内容
针对现有技术的上述不足，本发明提供一种啸叫抑制电路及方法，用于抑制VR芯片上变换器拓扑中电容与电感啸叫。
第一方面，本发明提供一种啸叫抑制电路，该啸叫抑制电路应用于存在轻载模式(即PFM模式)和正常工作模式(即PWM模式)的VR芯片；所述啸叫抑制电路包括检流电阻R_sense、运放电路、控制电路、第三MOS管Q3和负载电阻R_load，其中：
检流电阻R_sense用于串联在VR芯片与用电设备之间；
运放电路的输入端，与检流电阻R_sense并联，用于放大检流电阻R_sense 两端的压差；
运放电路的输出端，与控制电路的输入端相连；
控制电路的输出端，与第三MOS管Q3的栅极相连；
第三MOS管Q3的源极，连接所述的负载电阻R_load后接地；
第三MOS管Q3的漏极，用于连接在检流电阻R_sense与用电设备之间的连接线路上；
在运放电路中输出的电平达到控制电路中预先设定的高电平阈值时，控制电路输出低电平，控制第三MOS管Q3截止；
在运放电路输出的电平低于控制电路中预先设定的低电平阈值时，控制电路输出高电平，控制第三MOS管Q3导通。
进一步地，所述控制电路采用施密特触发器、CPLD、FPGA中的任意一种。
进一步地，所述运放电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和运算放大器OPA1；
第三电阻R3的第一端，连接在检流电阻R_sense与用电设备之间的连接线路上；第三电阻R3的第二端连接运算放大器OPA1的同相输入端；
第二电阻R2串联在运算放大器OPA1的输出端和同相输入端之间；
第一电阻R1的第一端和第四电阻R4的第一端，均连接运算放大器OPA1的反相输入端；第一电阻R1的第二端接地；第四电阻R4的第二端并联在检流电阻 R_sense的信号输入端。
进一步地，R1＝R2,R3＝R4。
进一步地，所述VR芯片配设有Buck电路拓扑结构。
进一步地，所述Buck电路拓扑结构包括第一MOS管Q1、第二MOS管Q2、电感线圈Lout和两个电容Cout；
第一MOS管Q1的栅极和第二MOS管Q2的栅极，均与VR芯片电控连接；
第一MOS管Q1的源极和第二MOS管Q2的漏极相连；
第一MOS管Q1的漏极与直流电源DC的正极电源输出端相连，直流电源DC的负极电源输出端与第二MOS管Q2的源极均接地；直流电源DC为所述VR芯片的输出电源；
电感线圈Lout的第一端，连接在第一MOS管Q1的源极和第二MOS管Q2的漏极之间的连接线上；
电感线圈Lout的第二端与检流电阻R_sense的信号输入端相连，
两个电容Cout并联；
两个电容Cout的并联电路，一端接地，另一端接在电感线圈Lout和检流电阻 R_sense之间的连接线上。
第二方面，本发明提供一种啸叫抑制方法，该啸叫抑制方法应用于存在轻载模式和正常工作模式的VR芯片的电感及电容的啸叫抑制；该啸叫抑制方法，基于以上各方面所述的啸叫抑制电路，包括：
通过检流电阻R_sense检测VR芯片的负载电流；
采用运放电路放大检流电阻R_sense两端的压差；
在运放电路输出的电平达到控制电路中预先设定的高电平阈值时，触发控制电路输出低电平控制第三MOS管Q3截止；
在运放电路输出的电平低于控制电路中预先设定的低电平阈值时，触发控制电路输出高电平控制第三MOS管Q3导通。
本发明的有益效果在于，
本发明提供的啸叫抑制电路及方法，可使VR芯片一直工作在PWM模式下，从而可避免VR芯片工作在PFM模式，也可避免VR芯片有PFM模式向PWM模式切换，可见有助于避免VR芯片因工作在PFM模式或因有PFM模式向PWM模式切换而引起电容和电感发生啸叫。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例的啸叫抑制电路的示意性电路图。
图2是图1中所示啸叫抑制电路应用于带有Buck电路拓扑结构的VR芯片的一个示意性电路图。
图3是本发明一个实施例的方法的示意性流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
图1是本发明一个实施例的啸叫抑制电路的示意性电路图。该啸叫抑制电路应用于存在轻载模式和正常工作模式的VR芯片。
如图1所示，该啸叫抑制电路包括检流电阻R_sense、运放电路100、控制电路200、第三MOS管Q3和负载电阻R_load。其中：
检流电阻R_sense用于串联在VR芯片与用电设备500之间；
运放电路100的输入端，与检流电阻R_sense并联，用于放大检流电阻R_sense 两端的压差；
运放电路100的输出端，与控制电路200的输入端相连；
控制电路200的输出端，与第三MOS管Q3的栅极相连；
第三MOS管Q3的源极，连接所述的负载电阻R_load后接地；
第三MOS管Q3的漏极，用于连接在检流电阻R_sense与用电设备500之间的连接线路上；
在运放电路100中输出的电平达到控制电路200中预先设定的高电平阈值时，控制电路200输出低电平，控制第三MOS管Q3截止；
在运放电路100输出的电平低于控制电路200中预先设定的低电平阈值时，控制电路200输出高电平，控制第三MOS管Q3导通。
在本实施例中，所述运放电路100包括第一电阻R1、第二电阻R2、第三电阻 R3、第四电阻R4和运算放大器OPA1。第三电阻R3的第一端，连接在检流电阻 R_sense与用电设备500之间的连接线路上。第三电阻R3的第二端连接运算放大器OPA1的同相输入端。第二电阻R2串联在运算放大器OPA1的输出端和同相输入端之间。第一电阻R1的第一端和第四电阻R4的第一端，均连接运算放大器OPA1的反相输入端。第一电阻R1的第二端接地；第四电阻R4的第二端并联在检流电阻 R_sense的信号输入端。R1＝R2,R3＝R4。
在本实施例中，所述VR芯片配设有Buck电路拓扑结构300。具体实现时，本领域技术人员还可依据实际情况为VR芯片配设现有技术中的其他任何相关变换器拓扑，使VR芯片存在轻载模式(PFM)和正常工作模式(PWM)。
在本实施例中，所述Buck电路拓扑结构300包括第一MOS管Q1、第二MOS管 Q2、电感线圈Lout和两个电容Cout；
第一MOS管Q1的栅极和第二MOS管Q2的栅极，均与VR芯片电控连接；
第一MOS管Q1的源极和第二MOS管Q2的漏极相连；
第一MOS管Q1的漏极与直流电源DC的正极电源输出端相连，直流电源DC的负极电源输出端与第二MOS管Q2的源极均接地；直流电源DC为所述VR芯片的输出电源；
电感线圈Lout的第一端，连接在第一MOS管Q1的源极和第二MOS管Q2的漏极之间的连接线上；
电感线圈Lout的第二端与检流电阻R_sense的信号输入端相连，
两个电容Cout并联；
两个电容Cout的并联电路，一端接地，另一端接在电感线圈Lout和检流电阻R_sense之间的连接线上。
具体实现时，本领域技术人员也可依据实际情况，用现有技术中其他任意 Buck电路拓扑结构替换本实施例中Buck电路拓扑结构300。
图2为所述啸叫抑制电路的一个使用电路示意性。为简化电路，未在图2 中画出VR芯片，仅仅给出了VR芯片输出的直流电源DC。本领域技术人员可依据现有技术，实现VR芯片与第一MOS管Q1、第二MOS管Q2的栅极的连接。如图 2所示，图中第一MOS管Q1、第二MOS管Q2、电感线圈Lout和两个电容Cout，构成VR芯片的Buck拓扑。VR芯片通过控制第一MOS管Q1、第二MOS管Q2的栅极的 PWM占空比，控制第一MOS管Q1和第二MOS管Q2交替打开，实现对直流电源DC 的输出电压的降压。
该啸叫抑制电路使用时：
(1)检流电阻R_sense
检流电阻R_sense串联在VR芯片与用电设备500之间。
R_sense作用为检流电阻，流过R_sense的电流即为路径上的负载电流。负载电流在R_sense两端产生压降。
(2)运放电路100
运算放大器OPA1输出的电压值，与检流电阻R_sense两端的压差成比例，即与上述负载电流的大小成比例。运算放大器OPA1输出的电压值随着负载电流的增大而增大。
(3)第三MOS管Q3
第三MOS管Q3的漏极，连接在检流电阻R_sense与用电设备500之间的连接线路上。
(4)控制电路200
当后端负载(即所述用电设备500)的工作电流增大到一定程度时，R_sense 两端压差增大，OPA1的输出电平增大。
当OPA1输出的电平达到控制电路200中预先设定的高电平阈值时，触发控制电路200输出低电平控制第三MOS管Q3截止。
当OPA1输出的电平低于控制电路200中预先设定的低电平阈值时，触发控制电路200输出高电平控制第三MOS管Q3导通。
在本实施例中，所述控制电路200采用施密特触发器，所述高电平阈值为施密特触发器的高电平阈值，所述低电平阈值为施密特触发器的低电平阈值。具体使用时，当OPA1输出的电平达到施密特触发器的高电平阈值时，触发施密特触发器输出低电平控制第三MOS管Q3截止；当OPA1输出的电平低于施密特触发器的低电平阈值时，触发施密特触发器输出高电平控制第三MOS管Q3导通。
具体实现时，也可采用CPLD、FPGA中的任意一种替换施密特触发器。
(5)负载电阻R_load
R_load用于提供一个负载，使VR芯片跳过PFM模式，从而一直工作在PWM模式下。
通常，对于不具备强制PWM模式(即存在PFM模式和PWM模式两种模式)的 VR芯片，上述负载电流不会太大，所以R_load上的电流I也不会很大，所以在Q3 截止时，R_senses上流经的电流会突然减少该电流I，具体实现时，可调节R_load 的取值，使Q3不会因R_sense上电流突然减少了电流I而被导通。从而使所述VR 芯片一直工作在PWM模式下。
本发明使得VR芯片的负载电流不会很大，避免了VR芯片进入PFM模式，也避免了VR芯片有PFM模式到PWM模式的模式转换，从而在一定程度上避免了VR芯片上电容和电感的啸叫。
另外，在负载电流增大至使OPA1输出的电平触发控制电路200控制第三MOS 管Q3截止时，R_load所在的电路断路，一定程度上避免了R_Load一直在消耗能量。
另外，本发明还提供一种啸叫抑制方法，该啸叫抑制方法应用于存在轻载模式和正常工作模式的VR芯片的电感及电容的啸叫抑制。该啸叫抑制方法，基于以上各方面所述的啸叫抑制电路。如图3所示，该啸叫抑制方法400，包括：
步骤410：通过检流电阻R_sense检测VR芯片的负载电流；
步骤420：采用运放电路100放大检流电阻R_sense两端的压差；
步骤430：在运放电路100输出的电平达到控制电路200中预先设定的高电平阈值时，触发控制电路200输出低电平控制第三MOS管Q3截止；
步骤440：在运放电路100输出的电平低于控制电路200中预先设定的低电平阈值时，触发控制电路200输出高电平控制第三MOS管Q3导通。
本说明书中各个实施例之间相同相似的部分互相参见即可。
综上，本发明可使VR芯片一直工作在PWM模式下，从而避免VR芯片工作在PFM模式，也避免了VR芯片存在PFM模式向PWM模式的模式切换，可见有助于避免VR芯片因工作在PFM模式或有PFM模式向PWM模式的切换而引起电容和电感发生啸叫。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (7)

1.一种啸叫抑制电路，其特征在于，该啸叫抑制电路应用于存在轻载模式和正常工作模式的VR芯片；所述啸叫抑制电路包括检流电阻R_sense、运放电路、控制电路、第三MOS管Q3和负载电阻R_load，其中：
检流电阻R_sense用于串联在VR芯片与用电设备之间；
运放电路的输入端，与检流电阻R_sense并联，用于放大检流电阻R_sense两端的压差；
运放电路的输出端，与控制电路的输入端相连；
控制电路的输出端，与第三MOS管Q3的栅极相连；
第三MOS管Q3的源极，连接所述的负载电阻R_load后接地；
第三MOS管Q3的漏极，用于连接在检流电阻R_sense与用电设备之间的连接线路上；
在运放电路中输出的电平达到控制电路中预先设定的高电平阈值时，控制电路输出低电平，控制第三MOS管Q3截止；
在运放电路输出的电平低于控制电路中预先设定的低电平阈值时，控制电路输出高电平，控制第三MOS管Q3导通。
2.根据权利要求1所述的啸叫抑制电路，其特征在于，所述控制电路采用施密特触发器、CPLD、FPGA中的任意一种。
3.根据权利要求1所述的啸叫抑制电路，其特征在于，所述运放电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和运算放大器OPA1；
第三电阻R3的第一端，连接在检流电阻R_sense与用电设备之间的连接线路上；第三电阻R3的第二端连接运算放大器OPA1的同相输入端；
第二电阻R2串联在运算放大器OPA1的输出端和同相输入端之间；
第一电阻R1的第一端和第四电阻R4的第一端，均连接运算放大器OPA1的反相输入端；第一电阻R1的第二端接地；第四电阻R4的第二端并联在检流电阻R_sense的信号输入端。
4.根据权利要求3所述的啸叫抑制电路，其特征在于，R1＝R2,R3＝R4。
5.根据权利要求1-4中任一项所述的啸叫抑制电路，其特征在于，所述VR芯片配设有Buck电路拓扑结构。
6.根据权利要求5所述的啸叫抑制电路，其特征在于，所述Buck电路拓扑结构包括第一MOS管Q1、第二MOS管Q2、电感线圈Lout和两个电容Cout；
第一MOS管Q1的栅极和第二MOS管Q2的栅极，均与VR芯片电控连接；
第一MOS管Q1的源极和第二MOS管Q2的漏极相连；
第一MOS管Q1的漏极与直流电源DC的正极电源输出端相连，直流电源DC的负极电源输出端与第二MOS管Q2的源极均接地；直流电源DC为所述VR芯片的输出电源；
电感线圈Lout的第一端，连接在第一MOS管Q1的源极和第二MOS管Q2的漏极之间的连接线上；
电感线圈Lout的第二端与检流电阻R_sense的信号输入端相连，
两个电容Cout并联；
两个电容Cout的并联电路，一端接地，另一端接在电感线圈Lout和检流电阻R_sense之间的连接线上。
7.一种啸叫抑制方法，其特征在于，该啸叫抑制方法应用于存在轻载模式和正常工作模式的VR芯片的电感及电容的啸叫抑制；该啸叫抑制方法，基于权利要求1-6中任一项所述的啸叫抑制电路，包括：
通过检流电阻R_sense检测VR芯片的负载电流；
采用运放电路放大检流电阻R_sense两端的压差；
在运放电路输出的电平达到控制电路中预先设定的高电平阈值时，触发控制电路输出低电平控制第三MOS管Q3截止；
在运放电路输出的电平低于控制电路中预先设定的低电平阈值时，触发控制电路输出高电平控制第三MOS管Q3导通。
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