CN112491400A - 一种基于高信噪比脉冲注入的32k晶体振荡器 - Google Patents

Abstract

一种基于高信噪比脉冲注入的32k晶体振荡器，采用具有高相位噪声性能、高频率精度和超低功耗的T/4时钟延迟整形电路和脉冲生成电路，实现了具有高信号噪声比的脉冲注入结构的晶体振荡器。基于延迟电路结构设计的T/4时钟延迟整形电路，精准定位波峰和波谷；基于分频器及自举电路结构设计的脉冲生成电路用于生成脉冲，并利用自举电路的原理，在电源电压的基础上进行电压量叠加，从而将脉冲信号进行放大，产生高能信号，在保证频率精度和稳定性的前提下，解决了晶体振荡器功耗与稳定性和相位噪声性能之间的矛盾关系。

Description

一种基于高信噪比脉冲注入的32k晶体振荡器

技术领域

本发明涉及一种基于高信噪比脉冲注入的32k晶体振荡器，属于集成电路技术领域。

背景技术

32k晶体振荡器在集成电路中有着广泛的应用，作为实时时钟的信号产生模块，为测量设备和传感器等片上系统（System on Chip，SoC）提供实时时钟信号。基于高信噪比脉冲注入的32k晶体振荡器采用脉冲注入的方式为晶振提供能量，相比传统的晶体振荡器（Crystal Oscillator，XO），高信噪比脉冲注入优化了电路相位噪声性能，降低电源电压和温度变化的干扰，因此具有更好的噪声免疫特性。32k晶体振荡器的噪声性能对实时时钟的频率精度产生影响，并进而影响32k晶体振荡器所在整个系统的性能。在无线系统工作过程中， 32k晶体振荡器作为实时时钟必须持续工作，作为持续功耗模块，超低功耗32k晶体振荡器是实现系统低功耗的关键。综上所述，实现低功耗高精度的32k晶体振荡器具有重要意义。

降低电源电压是实现低功耗的一种直接而有效的途径，采用近阈值电源电压实现32k晶体振荡器成为新的研究热点。电源电压的大幅降低虽然可以显著地降低32k晶体振荡器功耗，但同时也降低了振荡信号的振荡幅度。而电路中的噪声并没有随之减小，这样就相当于降低了电路的信噪比，并进而恶化32k晶体振荡器的相位噪声性能。目前大多数文献采用放大器结构以满足32k晶体振荡器正常工作所需的能量，虽然放大器能够稳定维持振荡器在低电压下正常工作，但其噪声性能、频率精度和总功耗难以令人满意。

另一种实现结构是采用电容网络，为电路产生多个可用电压，实现多电压域的工作。但这种方法需要增加电容网络模块，产生大量额外功耗，结构复杂度增加，并大大增加了芯片面积和成本，实用性大打折扣。同时，电容网络以及多电压域工作引入电学噪声，对电路噪声性能、抗PVT性能和频率精度产生影响。

发明内容

本发明所要解决的技术问题是提供一种高能量噪声比的注入方式，在降低功耗的同时，能够兼顾高相位噪声性能和精度要求的工作在近阈值电源电压下的32k晶体振荡器。

一种基于高信噪比脉冲注入的32k晶体振荡器，包括T/4时钟延迟整形电路、脉冲生成电路和晶体，其中，T/4时钟延迟整形电路的两个输入端分别外接输入电流与晶体一端XO_in；T/4时钟延迟整形电路的clk时钟信号输出端与脉冲生成电路的clk时钟信号输入端相连接，脉冲生成电路的另一个输入端外接输入电流；晶体的两个输入端分别与脉冲生成电路的两个输出inj_i和inj_o相连接；晶体另一端的输出XO_out作为整个32k晶体振荡器的输出。

进一步地，所述T/4时钟延迟整形电路包括第一PMOS晶体管M_p1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第六PMOS晶体管M_P6、…、第n个PMOS晶体管M_Pn、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4、第五MOS晶体管M_N5、第六NMOS晶体管M_N6、…、第n个NMOS晶体管M_Nn、第一电容C₁、第二电容C₂、第一非门inv₁，其中：

T/4时钟延迟整形电路的I_ref电流信号输入端分别接第一PMOS晶体管M_p1的栅极、第五PMOS晶体管M_P5的栅极、第六PMOS晶体管M_P6的栅极、…、第n个PMOS晶体管M_Pn的栅极、第n个PMOS晶体管M_Pn的漏极、第一NMOS晶体管M_N1的栅极、第五MOS晶体管M_N5的栅极、第六NMOS晶体管M_N6的栅极、…、第n个NMOS晶体管M_Nn的栅极、第n个NMOS晶体管M_Nn的漏极、第一电容C₁的上极板和第二电容C₂的下极板；T/4时钟延迟整形电路的XO_in晶体振荡信号输入端分别接第一电容C₁的下极板和第二电容C₂的上极板；

第一PMOS晶体管M_p1的源极接电源Vdd；第一PMOS晶体管M_p1的漏极与第二PMOS晶体管M_P2的源极相连接；第二PMOS晶体管M_P2的栅极接地；第二PMOS晶体管M_P2的漏极与第二NMOS晶体管M_N2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；

第三PMOS晶体管M_P3的源极接电源Vdd；第三PMOS晶体管M_P3的漏极与第三NMOS晶体管M_N3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四PMOS晶体管M_P4的源极接电源Vdd；第四PMOS晶体管M_P4的漏极与第四NMOS晶体管M_N4的漏极和第一非门inv₁的输入端相连接；

第一NMOS晶体管M_N1的源极接地；第一NMOS晶体管M_N1的漏极与第二NMOS晶体管M_N2的源极相连接；第二NMOS晶体管M_N2的栅极接电源Vdd；第二NMOS晶体管M_N2的漏极与第二PMOS晶体管M_P2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；

第三NMOS晶体管M_N3的源极接地；第三NMOS晶体管M_N3的漏极第三PMOS晶体管M_P3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四NMOS晶体管M_N4的源极接地；第四NMOS晶体管M_N4的漏极与第四PMOS晶体管M_P4的漏极和第一非门inv₁的输入端相连接；

第五PMOS晶体管M_P5的源极与电源Vdd相连接；第五PMOS晶体管M_P5的漏极与第六PMOS晶体管M_P6的源极相连接；第i个PMOS晶体管M_Pi的漏极与第(i+1)PMOS晶体管M_P(i+1)的源极相连接(i=6,7,…,n-1)；

第五NMOS晶体管M_N5的源极接地；第五NMOS晶体管M_N5的漏极与第六NMOS晶体管M_N6的源极相连接；第i个NMOS晶体管M_Ni的漏极与第(i+1)NMOS晶体管M_N(i+1)的源极相连接(i=6,7,…,n-1)；

第一非门inv₁输出作为T/4时钟延迟整形电路的clk时钟信号输出端。

进一步地，所述脉冲生成电路包括第一D触发器D₁、第二D触发器D₂、第三D触发器D₃、第一与门and₁、第二与门and₂、第三与门and₃、第四与门and₄、第二非门inv₂、第三非门inv₃、第四非门inv₄、第一自举电路Bootstrap₁、第二自举电路Bootstrap₂、第一延迟电路T₁、第二延迟电路T₂，其中：

脉冲生成电路的clk时钟信号输入端分别接第一D触发器的D输入端和第二非门inv₂的输入端；

第一D触发器D₁的时钟输入端与第一D触发器D₁的Q输出端相连接；第二D触发器D₂的时钟输入端与第二D触发器D₂的Q输出端相连接；第三D触发器D₃的时钟输入端与第三D触发器D₃的Q输出端相连接；第一D触发器D₁的

输出端与第二D触发器D₂的D输入端相连接；第二D触发器D₂的

输出端与第三D触发器D₃的D输入端相连接；第一D触发器D₁的

输出端与第二D触发器D₂的D输入端相连接；第一与门and₁的三个输入端分别与第一D触发器D₁的Q输出端、第二D触发器D₂的Q输出端和第三D触发器D₃的Q输出端相连接；

第二与门and₂的两个输入端分别和第一与门and₁的输出端和第二非门inv₂的输出端相连接；第二与门and₂的输出端分别与第一延迟电路T₁的输入端和第四非门inv₄的输入端相连接；

第一延迟电路T₁的输入端与第二与门and₂的输出端相连接；第一延迟电路T₁的输出端与第二延迟电路T₂的输入端相连接；第三与门and₃的两个输入端分别与第二与门and₂的输出端和第三非门inv₃的输出端相连接；第四与门and₄的两个输入端分别与第二与门and₂的输出端和第四非门inv₄的输出端相连接；

第三与门and₃的输出端与第一自举电路Bootstrap₁的输入端相连接；第四与门and₄的输出端与第二自举电路Bootstrap₂的输入端相连接；第一自举电路Bootstrap₁的输出端作为脉冲生成电路的inj_o信号输出端；第二自举电路Bootstrap₂的输出端作为脉冲生成电路的inj_i信号输出端。

进一步地，所述晶体为石英晶体。

进一步地，所述第一延迟电路T₁和第二延迟电路T₂具有完全相同的结构，均为延迟电路。

进一步地，所述第一自举电路Bootstrap₁和第二自举电路Bootstrap₂具有完全相同的结构.

进一步地，所述第二自举电路Bootstrap₂包括第n+1个NMOS晶体管M_Nn+1、第三电容C₃、第五非门inv₅、第六非门inv₆、第七非门inv₇，其中：

第五非门inv₅的输入端作为第二自举电路Bootstrap₂的输入端；

第五非门inv₅的输出端分别与第n+1个NMOS晶体管M_Nn+1的栅极、第六非门inv₆的输入端和第七非门inv₇的输入端相连接；

第n+1个NMOS晶体管M_Nn+1的漏极接电源Vdd；第n+1个NMOS晶体管M_Nn+1的源极分别与第三电容C₃的上极板和第七非门inv₇的电源端相连接；

第六非门inv₆的输出端与第三电容C₃的下极板相连接；

第七非门inv₇的输出端作为第二自举电路Bootstrap₂的输出端。

本发明所述一种基于高信噪比脉冲注入的32k晶体振荡器采用以上技术方案与现有技术相比，具有以下有益效果：本发明所设计基于高信噪比脉冲注入的32k晶体振荡器，采用具有高能量噪声比的脉冲注入结构的晶体振荡器，设计了具有高相位噪声性能、高频率精度和超低功耗的T/4时钟延迟整形电路和脉冲生成电路。基于延迟电路结构设计的T/4时钟延迟整形电路，精准定位波峰和波谷；基于分频器及自举电路结构设计的脉冲生成电路用于生成脉冲，并利用自举电路的原理，在电源电压的基础上进行电压量叠加，从而将脉冲信号进行放大，产生高能信号，在保证频率精度和稳定性的前提下，解决了晶体振荡器功耗与稳定性和相位噪声性能之间的矛盾关系。

附图说明

图1是本发明实施例中一种基于高信噪比脉冲注入的32k晶体振荡器的主体电路框图。

图2是本发明实施例中T/4时钟延迟整形电路的电路结构示意图。

图3是本发明实施例中脉冲生成电路的电路结构示意图。

具体实施方式

下面结合说明书附图对本发明的技术方案做进一步的详细说明。

如图1所示，本发明实施例所设计的一种基于高信噪比脉冲注入的32k晶体振荡器，包括T/4时钟延迟整形电路、脉冲生成电路和晶体，其中，T/4时钟延迟整形电路的两个输入端分别外接输入电流与晶体一端XO_in；T/4时钟延迟整形电路的clk时钟信号输出端与脉冲生成电路的clk时钟信号输入端相连接，脉冲生成电路的另一个输入端外接输入电流；晶体的两个输入端分别与脉冲生成电路的两个输出inj_i和inj_o相连接；晶体另一端的输出XO_out作为整个32k晶体振荡器的输出。

在实际应用当中，针对T/4时钟延迟整形电路设计了具体的电路结构，如图2所示，所述T/4时钟延迟整形电路包括第一PMOS晶体管M_p1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第六PMOS晶体管M_P6、…、第n个PMOS晶体管M_Pn、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4、第五MOS晶体管M_N5、第六NMOS晶体管M_N6、…、第n个NMOS晶体管M_Nn、第一电容C₁、第二电容C₂、第一非门inv₁，其中：T/4时钟延迟整形电路的I_ref电流信号输入端分别接第一PMOS晶体管M_p1的栅极、第五PMOS晶体管M_P5的栅极、第六PMOS晶体管M_P6的栅极、…、第n个PMOS晶体管M_Pn的栅极、第n个PMOS晶体管M_Pn的漏极、第一NMOS晶体管M_N1的栅极、第五MOS晶体管M_N5的栅极、第六NMOS晶体管M_N6的栅极、…、第n个NMOS晶体管M_Nn的栅极、第n个NMOS晶体管M_Nn的漏极、第一电容C₁的上极板和第二电容C₂的下极板；T/4时钟延迟整形电路的XO_in晶体振荡信号输入端分别接第一电容C₁的下极板和第二电容C₂的上极板；第一PMOS晶体管M_p1的源极接电源Vdd；第一PMOS晶体管M_p1的漏极与第二PMOS晶体管M_P2的源极相连接；第二PMOS晶体管M_P2的栅极接地；第二PMOS晶体管M_P2的漏极与第二NMOS晶体管M_N2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；第三PMOS晶体管M_P3的源极接电源Vdd；第三PMOS晶体管M_P3的漏极第三NMOS晶体管M_N3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四PMOS晶体管M_P4的源极接电源Vdd；第四PMOS晶体管M_P4的漏极与第四NMOS晶体管M_N4的漏极和第一非门inv₁的输入端相连接；第一NMOS晶体管M_N1的源极接地；第一NMOS晶体管M_N1的漏极与第二NMOS晶体管M_N2的源极相连接；第二NMOS晶体管M_N2的栅极接电源Vdd；第二NMOS晶体管M_N2的漏极与第二PMOS晶体管M_P2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；第三NMOS晶体管M_N3的源极接地；第三NMOS晶体管M_N3的漏极第三PMOS晶体管M_P3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四NMOS晶体管M_N4的源极接地；第四NMOS晶体管M_N4的漏极与第四PMOS晶体管M_P4的漏极和第一非门inv₁的输入端相连接；第五PMOS晶体管M_P5的源极与电源Vdd相连接；第五PMOS晶体管M_P5的漏极与第六PMOS晶体管M_P6的源极相连接；第i个PMOS晶体管M_Pi的漏极与第(i+1)PMOS晶体管M_P(i+1)的源极相连接(i=6,7,…,n-1)；第五NMOS晶体管M_N5的源极接地；第五NMOS晶体管M_N5的漏极与第六NMOS晶体管M_N6的源极相连接；第i个NMOS晶体管M_Ni的漏极与第(i+1)NMOS晶体管M_N(i+1)的源极相连接(i=6,7,…,n-1)；第一非门inv₁的输入端与第四NMOS晶体管M_N4的漏极和第四PMOS晶体管M_P4的漏极相连接；第一非门inv₁输出作为T/4时钟延迟整形电路的clk时钟信号输出端。

在实际应用当中，针对脉冲生成电路设计了具体的电路结构，如图3所示，所述脉冲生成电路包括第一D触发器D₁、第二D触发器D₂、第三D触发器D₃、第一与门and₁、第二与门and₂、第三与门and₃、第四与门and₄、第二非门inv₂、第三非门inv₃、第四非门inv₄、第一自举电路Bootstrap₁、第二自举电路Bootstrap₂、第一延迟电路T₁、第二延迟电路T₂，其中：脉冲生成电路的clk时钟信号输入端分别接第一D触发器的D输入端和第二非门inv₂的输入端；第一D触发器D₁的时钟输入端与第一D触发器D₁的Q输出端相连接；第二D触发器D₂的时钟输入端与第二D触发器D₂的Q输出端相连接；第三D触发器D₃的时钟输入端与第三D触发器D₃的Q输出端相连接；第一D触发器D₁的

输出端与第二D触发器D₂的D输入端相连接；第二D触发器D₂的

输出端与第三D触发器D₃的D输入端相连接；第一D触发器D₁的

输出端与第二D触发器D₂的D输入端相连接；第一与门and₁的三个输入端分别与第一D触发器D₁的Q输出端、第二D触发器D₂的Q输出端和第三D触发器D₃的Q输出端相连接；第二与门and₂的两个输入端分别和第一与门and₁的输出端和第二非门inv₂的输出端相连接；第二与门and₂的输出端分别与第一延迟电路T₁的输入端和第四非门inv₄的输入端相连接；第一延迟电路T₁的输入端与第二与门and₂的输出端相连接；第一延迟电路T₁的输出端与第二延迟电路T₂的输入端相连接；第三与门and₃的两个输入端分别与第二与门and₂的输出端和第三非门inv₃的输出端相连接；第四与门and₄的两个输入端分别与第二与门and₂的输出端和第四非门inv₄的输出端相连接；第三与门and₃的输出端与第一自举电路Bootstrap₁的输入端相连接；第四与门and₄的输出端与第二自举电路Bootstrap₂的输入端相连接；第一自举电路Bootstrap₁的输出端作为脉冲生成电路的inj_o信号输出端；第二自举电路Bootstrap₂的输出端作为脉冲生成电路的inj_i信号输出端。

在实际应用当中，针对自举电路设计了具体的电路结构，如图3所示，所述第一自举电路Bootstrap₁和第二自举电路Bootstrap₂具有完全相同的结构；所述第二自举电路Bootstrap₂包括第n+1个NMOS晶体管M_Nn+1、第三电容C₃、第五非门inv₅、第六非门inv₆、第七非门inv₇，其中：第五非门inv₅的输入端作为第二自举电路Bootstrap₂的输入端；第五非门inv₅的输出端分别与第n+1个NMOS晶体管M_Nn+1的栅极、第六非门inv₆的输入端和第七非门inv₇的输入端相连接；第n+1个NMOS晶体管M_Nn+1的漏极接电源Vdd；第n+1个NMOS晶体管M_Nn+1的源极分别与第三电容C₃的上极板和第七非门inv₇的电源端相连接；第六非门inv₆的输出端与第三电容C₃的下极板相连接；第七非门inv₇的输出端作为第二自举电路Bootstrap₂的输出端。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (7)

1.一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：

所述晶体振荡器包括T/4时钟延迟整形电路、脉冲生成电路和晶体；

所述T/4时钟延迟整形电路由对称的两个晶体管栅极漏极串联电路以及共同连接的晶体管桥式电路组成；

所述脉冲生成电路由触发器、非门、与门、延迟电路以及两路自举电路作为输出组成；

所述晶体振荡器中，T/4时钟延迟整形电路的两个输入端分别外接输入电流与晶体一端XO_in；T/4时钟延迟整形电路的clk时钟信号输出端与脉冲生成电路的clk时钟信号输入端相连接，脉冲生成电路的另一个输入端外接输入电流；晶体的两个输入端分别与脉冲生成电路的两个输出inj_i和inj_o相连接；晶体另一端的输出XO_out作为整个32k晶体振荡器的输出。

2.根据权利要求1所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述T/4时钟延迟整形电路包括第一PMOS晶体管M_p1、第二PMOS晶体管M_P2、第三PMOS晶体管M_P3、第四PMOS晶体管M_P4、第五PMOS晶体管M_P5、第六PMOS晶体管M_P6、…、第n个PMOS晶体管M_Pn、第一NMOS晶体管M_N1、第二NMOS晶体管M_N2、第三NMOS晶体管M_N3、第四NMOS晶体管M_N4、第五MOS晶体管M_N5、第六NMOS晶体管M_N6、…、第n个NMOS晶体管M_Nn、第一电容C₁、第二电容C₂、第一非门inv₁，其中：

T/4时钟延迟整形电路的I_ref电流信号输入端分别接第一PMOS晶体管M_p1的栅极、第五PMOS晶体管M_P5的栅极、第六PMOS晶体管M_P6的栅极、…、第n个PMOS晶体管M_Pn的栅极、第n个PMOS晶体管M_Pn的漏极、第一NMOS晶体管M_N1的栅极、第五MOS晶体管M_N5的栅极、第六NMOS晶体管M_N6的栅极、…、第n个NMOS晶体管M_Nn的栅极、第n个NMOS晶体管M_Nn的漏极、第一电容C₁的上极板和第二电容C₂的下极板；T/4时钟延迟整形电路的XO_in晶体振荡信号输入端分别接第一电容C₁的下极板和第二电容C₂的上极板；

第一PMOS晶体管M_p1的源极接电源Vdd；第一PMOS晶体管M_p1的漏极与第二PMOS晶体管M_P2的源极相连接；第二PMOS晶体管M_P2的栅极接地；第二PMOS晶体管M_P2的漏极与第二NMOS晶体管M_N2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；

第三PMOS晶体管M_P3的源极接电源Vdd；第三PMOS晶体管M_P3的漏极与第三NMOS晶体管M_N3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四PMOS晶体管M_P4的源极接电源Vdd；第四PMOS晶体管M_P4的漏极与第四NMOS晶体管M_N4的漏极和第一非门inv₁的输入端相连接；

第一NMOS晶体管M_N1的源极接地；第一NMOS晶体管M_N1的漏极与第二NMOS晶体管M_N2的源极相连接；第二NMOS晶体管M_N2的栅极接电源Vdd；第二NMOS晶体管M_N2的漏极与第二PMOS晶体管M_P2的漏极、第三PMOS晶体管M_P3的栅极和第三NMOS晶体管M_N3的栅极相连接；

第三NMOS晶体管M_N3的源极接地；第三NMOS晶体管M_N3的漏极第三PMOS晶体管M_P3的漏极、第四PMOS晶体管M_P4的栅极和第四NMOS晶体管M_N4的栅极相连接；第四NMOS晶体管M_N4的源极接地；第四NMOS晶体管M_N4的漏极与第四PMOS晶体管M_P4的漏极和第一非门inv₁的输入端相连接；

第五PMOS晶体管M_P5的源极与电源Vdd相连接；第五PMOS晶体管M_P5的漏极与第六PMOS晶体管M_P6的源极相连接；第i个PMOS晶体管M_Pi的漏极与第(i+1)PMOS晶体管M_P(i+1)的源极相连接(i=6,7,…,n-1)；

第五NMOS晶体管M_N5的源极接地；第五NMOS晶体管M_N5的漏极与第六NMOS晶体管M_N6的源极相连接；第i个NMOS晶体管M_Ni的漏极与第(i+1)NMOS晶体管M_N(i+1)的源极相连接(i=6,7,…,n-1)；

第一非门inv₁输出作为T/4时钟延迟整形电路的clk时钟信号输出端。

3.根据权利要求1所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述脉冲生成电路包括第一D触发器D₁、第二D触发器D₂、第三D触发器D₃、第一与门and₁、第二与门and₂、第三与门and₃、第四与门and₄、第二非门inv₂、第三非门inv₃、第四非门inv₄、第一自举电路Bootstrap₁、第二自举电路Bootstrap₂、第一延迟电路T₁、第二延迟电路T₂，其中：

脉冲生成电路的clk时钟信号输入端分别接第一D触发器的D输入端和第二非门inv₂的输入端；

第一D触发器D₁的时钟输入端与第一D触发器D₁的Q输出端相连接；第二D触发器D₂的时 钟输入端与第二D触发器D₂的Q输出端相连接；第三D触发器D₃的时钟输入端与第三D触发器 D₃的Q输出端相连接；第一D触发器D₁的

输出端与第二D触发器D₂的D输入端相连接；第二D 触发器D₂的

输出端与第三D触发器D₃的D输入端相连接；第一D触发器D₁的

输出端与第二D 触发器D₂的D输入端相连接；第一与门and₁的三个输入端分别与第一D触发器D₁的Q输出端、 第二D触发器D₂的Q输出端和第三D触发器D₃的Q输出端相连接；

第二与门and₂的两个输入端分别和第一与门and₁的输出端和第二非门inv₂的输出端相连接；第二与门and₂的输出端分别与第一延迟电路T₁的输入端和第四非门inv₄的输入端相连接；

第一延迟电路T₁的输入端与第二与门and₂的输出端相连接；第一延迟电路T₁的输出端与第二延迟电路T₂的输入端相连接；第三与门and₃的两个输入端分别与第二与门and₂的输出端和第三非门inv₃的输出端相连接；第四与门and₄的两个输入端分别与第二与门and₂的输出端和第四非门inv₄的输出端相连接；

第三与门and₃的输出端与第一自举电路Bootstrap₁的输入端相连接；第四与门and₄的输出端与第二自举电路Bootstrap₂的输入端相连接；第一自举电路Bootstrap₁的输出端作为脉冲生成电路的inj_o信号输出端；第二自举电路Bootstrap₂的输出端作为脉冲生成电路的inj_i信号输出端。

4.根据权利要求1所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述晶体为石英晶体。

5.根据权利要求3所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述第一延迟电路T₁和第二延迟电路T₂具有完全相同的结构，均为延迟电路。

6.根据权利要求3所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述第一自举电路Bootstrap₁和第二自举电路Bootstrap₂具有完全相同的结构。

7.根据权利要求6所述的一种基于高信噪比脉冲注入的32k晶体振荡器，其特征在于：所述第二自举电路Bootstrap₂包括第n+1个NMOS晶体管M_Nn+1、第三电容C₃、第五非门inv₅、第六非门inv₆、第七非门inv₇，其中：

第五非门inv₅的输入端作为第二自举电路Bootstrap₂的输入端；

第五非门inv₅的输出端分别与第n+1个NMOS晶体管M_Nn+1的栅极、第六非门inv₆的输入端和第七非门inv₇的输入端相连接；

第n+1个NMOS晶体管M_Nn+1的漏极接电源Vdd；第n+1个NMOS晶体管M_Nn+1的源极分别与第三电容C₃的上极板和第七非门inv₇的电源端相连接；

第六非门inv₆的输出端与第三电容C₃的下极板相连接；

第七非门inv₇的输出端作为第二自举电路Bootstrap₂的输出端。

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