CN112447224A - 行锤击减轻 - Google Patents

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Abstract

与例如存储器装置或包含存储器装置的计算系统中的行锤击减轻有关的设备和方法。可响应于确定与存储器阵列的一组存储器单元相关联的锤击事件，将来自所述组存储器单元的数据锁存在感测电路中。之后，可从所述感测电路存取所述数据。

Description

行锤击减轻
技术领域
本公开大体上涉及存储器，且更具体地说，涉及与行锤击减轻相关联的设备和方法。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过当未被供电时保持所存储的数据而提供持久的数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁阻随机存取存储器(MRAM)等等。
还利用存储器作为易失性和非易失性数据存储装置以用于广泛范围的电子应用。包含(但不限于)个人计算机、便携式记忆棒、数码相机、蜂窝电话、便携式音乐播放器，例如MP3播放器、电影播放器和其它电子装置。存储器单元可布置成阵列，其中阵列用于存储器装置。
发明内容
在一方面，本公开涉及一种用于行锤击减轻的设备，其包括：存储器阵列；以及控制电路，其耦合到所述存储器阵列，且经配置以：响应于确定与所述存储器阵列的一组存储器单元相关联的锤击事件，将来自所述组存储器单元的数据锁存在感测电路中；以及响应于对所述数据的后续读取请求，从所述感测电路存取所述数据。
在另一方面，本公开涉及一种用于行锤击减轻的方法，其包括：确定与存储器阵列的一组存储器单元相关联的行锤击的发生，所述组存储器单元存储数据；响应于确定所述行锤击的所述发生且在接收到读取命令、写入命令或刷新命令之前，将来自所述组存储器单元的所述数据锁存在感测放大器中；以及之后响应于接收到读取所述组存储器单元的命令，从所述感测放大器存取所述数据。
在又一方面，本公开涉及一种用于行锤击减轻的设备，其包括：存储器阵列，其具有多组存储器单元；感测电路；以及控制电路，其耦合到所述存储器阵列，且经配置以：确定与所述存储器阵列的特定一组存储器单元相关联的锤击事件的发生，所述特定组存储器单元存储数据；响应于确定所述锤击事件的所述发生，将来自所述特定组存储器单元的所述数据锁存在所述感测电路中；随后响应于接收到存取所述特定组存储器单元的命令，从所述感测电路存取所述数据。
在又一方面，本公开涉及一种用于行锤击减轻的方法，其包括：确定与存储器阵列的一组存储器单元相关联的锤击事件的发生，所述组存储器单元存储数据；响应于确定所述锤击事件的所述发生，且在存储在邻近组存储器单元中的数据受所述锤击事件的所述发生干扰之前，将来自所述组存储器单元的所述数据锁存在感测放大器中；以及响应于接收到存取所述组存储器单元的命令，存取所述经锁存数据。
附图说明
图1是根据本公开的数个实施例的呈计算系统形式的设备的框图。
图2说明根据本公开的数个实施例的存储器阵列的一部分的示意图。
图3是包含根据本公开的数个实施例的数个存储器阵列的实例存储器装置的框图。
图4是包含根据本公开的数个实施例的数个存储器阵列的另一实例存储器装置的框图。
图5说明可在其内执行用于致使机器实施本文所论述的各种方法的一组指令的计算机系统的实例机器。
具体实施方式
本公开包含与行锤击减轻有关的设备和方法。实例设备包含存储器阵列，以及经配置以响应于与存储器阵列的一组存储器单元相关联的锤击事件的确定而将来自所述组存储器单元的数据存储在感测电路中的电路。控制电路之后可从所述感测电路存取数据。
随着存储器密度已增加，所以间歇性故障已在一些装置中出现，例如DRAM存储器，其可能经历归因于对存储器单元(例如耦合到存取线的单元)的特定行的反复存取而导致的故障。另外，物理上邻近被频繁存取的行的各行经历数据损坏的概率增加。对特定行的反复存取可被称作“锤击”事件，且对一行的锤击可导致例如跨通过门的电荷泄漏等问题。由对一行的锤击引起的泄漏和寄生电流可导致物理上邻近的未经存取行中的数据损坏，所述行可被称为相邻行或受害行。所引起的损坏问题可被称为例如锤干扰和/或行锤干扰。此效应归因于存储器单元的性质，所述存储器单元可包含一个晶体管和一个电容器。电容器的电荷状态是确定DRAM单元是否存储“1”或“0”作为二进制值的因素。另外，大量DRAM单元可紧紧地封装在一起。紧密封装的单元可致使所激活的电容器对邻近电容器的电荷起作用，尤其在快速激活所述单元中的一者时(例如，行锤效应)。因此，这可对保护正被锤击的行中的数据和/或邻近行中的数据有益。
存储器阵列的主要部分可包含数组(例如行)存储器单元，其各自耦合到相应数目的存取线中的一者。举例来说，第一行单元、第二行单元和第三行单元可为三个邻近行的单元。响应于第二(中间)行的单元正以快速连续存取，第一行和第三行可经历泄漏和/或电交互。
本公开的实施例可减轻行锤击效应。在一些实施例中，举例来说，可在数据损坏之前确定锤击事件。可将正被锤击的行的数据“移动”到较安全的位置。换句话说，已确定为经历锤击事件的行的数据可存储(例如锁存)在感测电路中。替代地或另外，在一些实施例中，来自邻近于正被锤击的行的数个行的数据可存储在感测电路中。之后，可从所述感测电路存取所述数据。从感测电路，而不是从正被锤击的行存取数据可减少(例如消除)行锤击的损坏效应。
如本文中所提到，感测电路可包含与存储单元阵列相关联的感测放大器(在本文中有时被称作“sense amp(感测放大器)”)。感测放大器可充当用作累加器的锁存器。在一些实施例中，感测电路可包含与存储单元阵列相关联的多个感测放大器。一或多个感测放大器可存储正被锤击的一或多个行的数据。之后，当接收到存取被锤击行的命令时，可不从被锤击行而是从感测放大器存取对应数据。如在本文中进一步描述，来自正被锤击的行的数据可存储在内部感测电路(例如内部感测放大器)中，且来自正被锤击的行的数据可存储在外围(例如外部)感测电路(例如外围和/或经扩展行地址(XRA)感测放大器)中。从感测放大器存取数据，即使在较短的时间周期内反复地存取，也不会与在存储器阵列中进行行锤击具有相同的有害影响。这例如归因于感测放大器的不同于存储器单元和存储器单元行的物理特性。
如本文中所使用，“数个”某物可指此类事物中的一或多个。举例来说，数个存储器装置可指一或多个存储器装置。“多个”某物意指两个或多于两个。另外，如本文中所使用的例如“N”的指定符，尤其相对于图式中的附图标记，指示如此指定的数个特定特征可与本公开的数个实施例一起包含。
本文中的图遵循编号定则，其中第一一或多个数字对应于图号，且剩余的数字标识图式中的元件或组件。可通过使用类似数字来标识不同图式之间的类似元件或组件。如将了解，可添加、交换并去除本文中的各种实施例中示出的元件以便提供本公开的数个额外实施例。另外，图中所提供的元件的比例和相对比例意欲说明本公开的各种实施例，并且不会以限制性意义来使用。
图1是根据本公开的数个实施例的呈计算系统100的形式的设备的框图。如本文中所使用，主机110、存储器装置120、存储器阵列130和/或感测电路150也可单独被视为“设备”和/或装置。
系统100包含耦合到包含存储器阵列130的存储器装置120的主机110。主机110可以是主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡读取器，以及各种其它类型的主机。主机110可包含系统主板和/或背板，且可包含数个处理资源(例如一或多个处理器、微处理器，或某一其它类型的控制电路)，例如CPU、SoC、ASIC，和/或存储器缓冲器(例如对齐的双列直插存储器模块(DIMM))。系统100可包含单独的集成电路，或主机110与存储器装置120两者可在同一集成电路上。举例来说，系统100可以是服务器系统和/或高性能计算(HPC)系统和/或其一部分。虽然图1中示出的实例说明具有冯诺依曼(Von Neumann)架构的系统，但本公开的实施例可实施于非冯诺依曼架构(例如，图灵(Turing)机器)中，所述非冯诺依曼架构可不包含通常与冯诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
为了清楚起见，已简化系统100以聚焦于与本公开特别相关的特征。存储器阵列130可以是例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列和/或NOR快闪阵列。阵列130可包括以通过存取线(其可在本文中被称作字线或选择线)耦合的行以及由感测线(其可在本文中被称作数字线或数据线)耦合的列布置的存储器单元。尽管在图1中示出单个阵列130，但实施例不限于此。举例来说，存储器装置120可包含数个阵列130(例如，数排DRAM单元)。
存储器装置120包含地址电路142以锁存通过I/O电路144经由I/O总线156(例如数据总线)提供的地址信号。可通过行解码器146和列解码器152接收并解码地址信号以存取存储器阵列130。通过使用感测电路150感测感测线上的电压和/或电流变化，可从存储器阵列130读取数据。感测电路150可从存储器阵列130读取和锁存一页(例如，行)数据。I/O电路144可用于经由I/O总线156与主机110进行双向数据通信。读取/写入电路148用于将数据写入到存储器阵列130或从存储器阵列130读取数据。作为实例，电路148可包括各种驱动器、锁存电路等。
控制器140可包括控制电路(例如硬件、固件和/或软件)。控制器140可包括状态机、定序器或某一其它类型的控制器。在数个实施例中，控制器140可包括专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)，其耦合到包含物理接口的印刷电路板。控制器140对通过控制总线154从主机110提供的信号进行解码。这些信号可包含用以控制在存储器阵列130上执行的操作(包含数据读取、数据写入和数据擦除操作)的芯片启用信号、写入启用信号和地址锁存信号。在各种实施例中，控制器140负责执行来自主机110的指令。如下文进一步描述，控制器140可包括多个控制器(例如单独的控制器单元)。在数个实施例中，感测电路150可包括数个感测放大器。
根据本公开，控制器140可响应于确定与感测电路150中的存储器阵列130的一组存储器单元相关联的锤击事件，存储来自所述组存储器单元的数据。控制器140可响应于确定与存储器阵列130的一组存储器单元相关联的锤击事件，致使来自所述组存储器单元的数据存储在感测电路150中。之后，控制器140可从感测电路150(例如代替于从所述组存储器单元)存取所述数据。
图2说明根据本公开的数个实施例的存储器阵列230的一部分的示意图。如图2中所示出，存储器阵列230包含多个存储器单元。存储器单元260-0、260-1、260-2、260-3、260-4、260-5、260-6、...、260-N，通常称为存储器单元260，包含于行0中。存储器单元262-0、262-1、262-2、262-3、262-4、262-5、262-6、...、262-N，通常称为存储器单元262，包含于行1中。存储器单元264-0、264-1、264-2、264-3、264-4、264-5、264-6、...、264-N，通常称为存储器单元264，包含于行2中。注意，阵列230可包含图2中未说明的额外存储器单元。
存储器单元260、存储器单元262和存储器单元264可耦合到若干行存取线261-0、261-1、261-2、...、261-N以及若干列感测线263-0、263-1、263-2、263-3、263-4、263-5、263-6、...、263-N，其可通常称为存取线261和感测线263。存储器阵列230不限于特定数目的存取线和/或感测线，且术语“行”和“列”的使用并不限定存取线和/或感测线的特定物理结构和/或定向。
每一列存储器单元可耦合到感测电路。图2中所示出的实例包含数个感测电路250-0、250-1、250-2、250-3、250-4、250-5、250-6、...、250-N，通常称为感测电路250，耦合到相应的感测线263-0、263-1、263-2、263-3、263-4、263-5、263-6、...、263-N。感测电路250可包括锁存器，例如感测放大器。举例来说，可激活阵列230中的数个感测线263和存取线261，以读取阵列230中的数据。所述数据可存储在感测电路250中。
控制器(例如图1中所说明的控制器140)可确定与阵列230的一组(例如一行)存储器单元相关联的锤击事件。如先前论述，确定锤击事件可包含确定正反复地存取一行(例如包含存储器单元262的行1)。确定行锤击事件可包含确定(例如识别)由行锤击事件作为目标的行。确定行锤击事件可包含确定可能不是专门目标但潜在地受行锤击事件影响的数个行(例如邻近于目标行的行)。举例来说，如果行1是锤击事件的目标，那么邻近行(行0和/或行2)可处于行锤击干扰的危险中。在一些实施例中，确定锤击事件包含确定已对所述组存取了超过数量阈值的特定次数。在一些实施例中，确定锤击事件包含确定在一时间周期内已对或正对所述组存取了阈值次数。换句话说，确定锤击事件可包含确定已经或正以超过阈值速率(例如每微秒20次存取)的速率存取所述组。在一些实施例中，这些数量和/或速率可为预定(例如固定)的。在一些实施例中，此类数量和/或速率可为可配置的。
在一些实施例中，控制器140可使用计数器来确定锤击事件。计数器可包含经配置以对存储器阵列中的存取请求进行计数的逻辑。如将了解，可以各种方式实施计数器。如果计数器指示已或正对一组存储器单元存取了超过数量阈值的次数，那么控制器可确定锤击事件。如果计数器指示已经或正以超过阈值速率的速率存取所述组存储器单元，那么控制器可确定锤击事件。注意，虽然本文论述单个计数器，但本公开的实施例不限于特定数目的计数器。
在一些实施例中，控制器可使用脉冲神经网络来确定锤击事件。如将了解，脉冲神经网络的脉冲神经单元可包含多路复用器和比较器。多路复用器可收集存储在存储器单元中的权重，且比较器可将来自存储器单元的权重与阈值权重进行比较。在一些实施例中，一或多个存取请求可增加存储于存储器单元中的权重。控制器可确定脉冲神经单元已响应于来自存储器单元的权重大于阈值权重而产生尖峰脉冲。换句话说，当检测到时，尖峰脉冲可指示超过阈值的行存取数量和/或速率，且因此指示锤击事件。然而，本文中的实施例无意限于确定锤击事件的特定方式。
举例来说，如果控制器确定与存储器单元262相关联的锤击事件，那么除存储器单元262之外，相邻行(存储器单元260和/或264)的单元也可处于损坏风险中。控制器可将来自存储器单元262的数据存储(例如锁存)到感测电路250中，以避免行锤击且减轻风险。之后，当例如接收到存取存储器单元262的命令时，控制器可从感测电路250(例如代替于从存储器单元262)存取所述数据。因为是从感测电路而不是从存储器单元262进行后续存取，所以可减轻对相邻单元260和/或264的损坏的风险。
图3是包含根据本公开的数个实施例的数个存储器阵列的实例存储器装置320的框图。实例装置320包含存储器阵列330-1、330-2、330-3、330-4、330-5、330-6、330-7、330-8、330-9、330-10、330-11、330-12、330-13、330-14、330-15、330-16，通常称为阵列330。尽管图3中示出十六个存储器阵列330，但应注意，本文中的实施例不受如此限制。存储器阵列330中的每一者与感测电路相关联(例如耦合到感测电路)。举例来说，存储器阵列330-1与第一感测放大器352和第二感测放大器354相关联。根据本公开，第二感测放大器354可为“冗余”感测放大器。举例来说，可利用第二感测放大器354来锁存来自阵列330-1的若干组(例如行)存储器单元的数据，以便以类似于上文结合感测电路250所论述的方式来减轻其锤击。然而，注意，感测放大器352和感测放大器354中的任一个或两个可存储来自阵列330-1的若干组存储器单元的数据，以减轻其锤击。
图4是包含根据本公开的数个实施例的数个存储器阵列的另一实例存储器装置420的框图。实例装置420包含存储器阵列430-1、430-2、430-3、430-4、430-5、430-6、430-7、430-8、430-9、430-10、430-11、430-12、430-13、430-14、430-15、430-16，通常称为阵列430。尽管图4中示出十六个存储器阵列430，但应注意，本文中的实施例不受如此限制。存储器阵列430中的每一者与感测电路相关联(例如耦合到感测电路)。举例来说，存储器阵列430-1与感测放大器452-1相关联，且存储器阵列430-2与感测放大器452-2相关联。如图4中所说明的实例中所示，实例装置420包含多个外围(例如外部)感测放大器：第一外围感测放大器454-1、第二外围感测放大器454-2、第三外围感测放大器454-3，以及第四外围感测放大器454-4，通常称为感测放大器454。外围感测放大器454可位于存储器装置420的外围(例如一排存储器装置420的外围)。在一些实施例中，外围感测放大器454可为或包含XRA组件(例如XRA锁存器或寄存器)。阵列的每一列与相应的外围感测放大器相关联。阵列430-1、430-5、430-9和430-13与第一外围感测放大器454-1相关联。阵列430-2、430-6、430-10和430-14与第二外围感测放大器454-2相关联。阵列430-3、430-7、430-11和430-15与第三外围感测放大器454-3相关联。阵列430-4、430-8、430-12和430-16与第四外围感测放大器454-4相关联。在一些实施例中，所述外围感测放大器454中的任一者可存储来自阵列430中的任一者的若干组存储器单元的数据，以便以类似于上文结合感测电路250所论述的方式来减轻其锤击。
图5说明可在其内执行用于致使机器实施本文所论述的各种方法的一组指令的计算机系统560的实例机器。在各种实施例中，计算机系统560可对应于包含、耦合到或利用存储器子系统(例如图1的存储器装置120)或可用以执行控制器(例如图1的控制器140)的操作的系统(例如图1的系统100)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、开关或桥接器，或能够(依序或以其它方式)执行指定由机器采取的动作的一组指令的任何机器。另外，虽然说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多个)指令集，以实施本文中所论述的方法中的任何一或多种。
实例计算机系统560包含处理装置562、主存储器564(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器566(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统568，它们通过总线570彼此通信。
处理装置562表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更明确地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置502也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置562经配置以执行用于实施本文中所论述的操作和步骤的指令572。计算机系统560可进一步包含网络接口装置574以经由网络576通信。
数据存储系统568可包含机器可读存储媒体578(也被称为计算机可读媒体)，可在其上存储体现本文所述的方法或功能中的任何一或多者的指令580的一或多个集合或软件。指令580还可在其由计算机系统560执行期间完全或至少部分地驻存在主存储器564内和/或处理装置562内，主存储器564和处理装置562也构成机器可读存储媒体。
在一个实施例中，指令572包含实施对应于图1的主机110和/或存储器装置120的功能性的指令。虽然在实例实施例中将机器可读存储媒体578示出为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还将被认为包含能够存储或编码供机器执行的指令集且致使机器实施本公开的方法中的任何一种或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
尽管已在本文中说明并描述了具体实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代所示出的具体实施例。本公开意在涵盖本公开的各种实施例的调适或变化。将理解，以上描述是以说明性方式进行的，而不是限制性的。在审阅以上描述后，上述实施例的组合以及本文未具体描述的其它实施例对于本领域技术人员来说将会是显而易见的。本公开的各种实施例的范围包含其中使用以上结构和方法的其它应用。因此，本公开的各种实施例的范围应参考所附权利要求书以及此类权利要求被赋予的等效物的完整范围而确定。
在前述具体实施方式中，出于简化本公开的目的而将各种特征一起分组在单个实施例中。本公开的这一方法不应被解释为反映本公开的所公开实施例必须比在每项权利要求中明确叙述那样使用更多特征的意图。相反，如所附权利要求书所反映，本发明主题在于单个所公开实施例的不到全部的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每项权利要求就其自身而言作为单独实施例。

Claims (21)

1.一种用于行锤击减轻的设备，其包括：
存储器阵列(130、230、330、430)；以及
控制电路(140)，其耦合到所述存储器阵列(130、230、330、430)，且经配置以：
响应于确定与所述存储器阵列(130、230、330、430)的一组存储器单元(260、262、264)相关联的锤击事件，将来自所述组存储器单元(260、262、264)的数据锁存在感测电路(150、250、352、354、452、454)中；以及
响应于对所述数据的后续读取请求，从所述感测电路(150、250、352、354、452、454)存取所述数据。
2.根据权利要求1所述的设备，其中所述控制电路(140)经配置以响应于接收到存取所述组存储器单元(260、262、264)的命令，从所述感测电路(150、250、352、354、452、454)存取所述数据。
3.根据权利要求2所述的设备，其中所述控制电路(140)经配置以响应于接收到存取所述组存储器单元(260、262、264)的所述命令，从所述感测电路(150、250、352、354、452、454)而不是所述组存储器单元(260、262、264)存取所述数据。
4.根据权利要求1所述的设备，其中所述感测电路(150、250、352、354、452、454)包括锁存器。
5.根据权利要求4所述的设备，其中所述控制电路(140)经配置以将来自所述组存储器单元(260、262、264)的所述数据锁存在特定数量的锁存器中。
6.根据权利要求5所述的设备，其中所述特定数量的锁存器累加地为所述存储器阵列(130、230、330、430)的整行存储器单元(260、262、264)提供存储。
7.根据权利要求1所述的设备，其中所述感测电路(150、250、352、354、452、454)包括感测放大器(352、354、452、454)。
8.根据权利要求1所述的设备，其中所述存储器阵列(130、230、330、430)是动态随机存取存储器DRAM阵列。
9.一种用于行锤击减轻的方法，其包括：
确定与存储器阵列(130、230、330、430)的一组存储器单元(260、262、264)相关联的行锤击的发生率，所述组存储器单元(260、262、264)存储数据；
响应于确定所述行锤击的所述发生率且在接收到读取命令、写入命令或刷新命令之前，将来自所述组存储器单元(260、262、264)的所述数据锁存在感测放大器(352、354、452、454)中；以及
之后响应于接收到读取所述组存储器单元(260、262、264)的命令，从所述感测放大器(352、354、452、454)存取所述数据。
10.根据权利要求9所述的方法，其中所述方法包含：
将来自所述组存储器单元(260、262、264)的所述数据锁存在位于包括所述存储器阵列(130、230、330、430)的所述存储器装置的外围电路中的感测放大器(352、354、452、454)中；以及
响应于接收到读取所述组存储器单元(260、262、264)的所述命令，从位于所述外围电路中的所述外围感测放大器(352、354、452、454)存取所述数据。
11.根据权利要求9所述的方法，其中所述方法包含：
将来自所述组存储器单元(260、262、264)的所述数据锁存在邻近于所述存储器阵列(130、230、330、430)定位的感测放大器(352、354、452、454)中；以及
响应于接收到读取所述组存储器单元(260、262、264)的所述命令，从邻近于所述存储器阵列(130、230、330、430)定位的所述感测放大器(352、354、452、454)存取所述数据。
12.根据权利要求9所述的方法，其中所述方法包含将来自所述组存储器单元(260、262、264)的所述数据锁存在所述感测放大器(352、354、452、454)中，其中所述感测放大器(352、354、452、454)是与所述存储器阵列(130、230、330、430)相关联的多个感测放大器(352、354、452、454)中的一者。
13.一种用于行锤击减轻的设备，其包括：
存储器阵列(130、230、330、430)，其具有多组存储器单元(260、262、264)；
感测电路(150、250、352、354、452、454)；以及
控制电路(140)，其耦合到所述存储器阵列(130、230、330、430)，且经配置以：
确定与所述存储器阵列(130、230、330、430)的特定一组存储器单元(260、262、264)相关联的锤击事件的发生率，所述特定组存储器单元(260、262、264)存储数据；
响应于确定所述锤击事件的所述发生率，将来自所述特定组存储器单元(260、262、264)的所述数据锁存在所述感测电路(150、250、352、354、452、454)中；
随后响应于接收到存取所述特定组存储器单元(260、262、264)的命令，从所述感测电路(150、250、352、354、452、454)存取所述数据。
14.根据权利要求13所述的设备，其中所述控制电路(140)经配置以响应于确定已经以阈值速率存取所述特定组存储器单元(260、262、264)，确定所述锤击事件。
15.根据权利要求13所述的设备，其中所述控制电路(140)经配置以响应于确定在一时间周期内已对所述特定组存储器单元(260、262、264)存取了超过阈值的次数，确定所述锤击事件。
16.根据权利要求13所述的设备，其中所述感测电路(150、250、352、354、452、454)包含耦合到额外内部感测放大器(352、354、452、454)的内部感测放大器(352、354、452、454)，且其中所述控制电路(140)经配置以将来自所述特定组存储器单元(260、262、264)的所述数据锁存在所述额外内部感测放大器(352、354、452、454)中。
17.根据权利要求13所述的设备，其中所述感测电路(150、250、352、354、452、454)包含内部感测放大器(352、354、452、454)和外围感测放大器(352、354、452、454)，且其中所述控制电路(140)经配置以将来自所述特定组存储器单元(260、262、264)的所述数据锁存在所述外围感测放大器(352、354、452、454)中。
18.一种用于行锤击减轻的方法，其包括：
确定与存储器阵列(130、230、330、430)的一组存储器单元(260、262、264)相关联的锤击事件的发生率，所述组存储器单元(260、262、264)存储数据；
响应于确定所述锤击事件的所述发生，且在存储在邻近组存储器单元(260、262、264)中的数据受所述锤击事件的所述发生干扰之前，将来自所述组存储器单元(260、262、264)的所述数据锁存在感测放大器(352、354、452、454)中；以及
响应于接收到存取所述组存储器单元(260、262、264)的命令，存取所述经锁存数据。
19.根据权利要求18所述的方法，其中所述方法包含使用计数器来确定所述锤击事件的所述发生。
20.根据权利要求18所述的方法，其中所述方法包含经由脉冲神经网络中的尖峰脉冲的检测来确定所述锤击事件的所述发生。
21.根据权利要求18所述的方法，其中所述方法包括：
将来自所述组存储器单元(260、262、264)的所述数据锁存在与所述存储器阵列(130、230、330、430)相关联的多个感测放大器(352、354、452、454)中的一者中；以及
之后从所述多个感测放大器(352、354、452、454)中的所述一者存取所述经锁存数据。
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