CN112435991A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

一种半导体存储装置及其制造方法，所述半导体存储装置包括：第一存储芯片，所述第一存储芯片内形成有第一存储阵列和外围电路，所述外围电路包括第一电路、至少部分第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路；第二存储芯片，所述第二存储芯片内形成有第二存储阵列；所述第二存储芯片的正面堆叠于所述第一存储芯片表面，所述第二存储芯片的正面形成有第二导电凸块；通过所述第二导电凸块与第一存储芯片之间形成电连接；所述半导体存储装置的数据传输效率提高。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种半导体存储装置及其制造方法。
背景技术
由于易失性存储芯片(如DRAM)的读取速度更快，而非易失性存储芯片(如NANDflash)具备掉电不丢失数据的优点，因此，多数现代数据处理系统需要同时包含易失性存储芯片和非易失性存储芯片，以利用其各自的优点。由于易失性存储芯片和非易失性存储芯片的结构不同，通常采用不同工艺制程制造，各自形成独立的芯片。
当数据处理系统同时包含易失性存储芯片以及非易失性存储芯片时，两种存储芯片通常独立存在，相互之间通过传输线连接，以进行数据传输。这种情形下的缺点是易失性存储芯片和非易失性存储芯片之间传输路径长，并且芯片接口以及传输线存在带宽限制，数据交互速度受限，且整体尺寸偏大，较难适应需高度集成化的应用场合。
因此，如何提高易失性存储芯片以及非易失性存储芯片之间的数据传输速度，提高集成度，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体存储装置及其制造方法，以提高半导体存储装置的集成度及数据传输速度。
为了解决上述问题，本发明提供了一种半导体存储装置，包括：第一存储芯片，所述第一存储芯片内形成有第一存储阵列和外围电路，所述外围电路包括第一电路、至少部分第二电路以及共用电路；第二存储芯片，所述第二存储芯片内形成有第二存储阵列；所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路；述第二存储芯片的正面堆叠于所述第一存储芯片表面，所述第二存储芯片的正面形成有第二导电凸块；通过所述第二导电凸块与所述第一存储芯片之间形成电连接。
可选的，所述第二存储芯片的正面朝向所述第一存储芯片的正面；所述第一存储芯片的正面形成有第一导电凸块，所述第一导电凸块与所述第二导电凸块形成电连接。
可选的，所述第二存储芯片的正面朝向所述第一存储芯片的正面；所述第一存储芯片的正面形成有焊垫，所述第一存储芯片内形成有贯穿所述第一存储芯片的导电柱，所述焊垫和所述导电柱上形成有第一导电凸块；所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
可选的，所述第二存储芯片的正面朝向所述第一存储芯片的背面，所述第一存储芯片内形成有贯穿所述第一存储芯片的导电柱，所述第一存储芯片的背面上形成有连接所述导电柱的第一导电凸块；所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
可选的，还包括基板，所述基板上形成有I/O接口电路；所述外围电路与所述基板的I/O接口电路之间形成电连接。
可选的，所述外围电路形成于所述第一存储芯片的边缘区域，并且通过键合引线与所述基板的I/O接口电路之间形成电连接。
可选的，所述第一存储芯片远离所述第二存储芯片的表面形成有第三导电凸块；所述第三导电凸块与所述基板的I/O接口电路形成电连接。
可选的，所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。
未解决上述问题，本发明的具体实施方式还提供一种半导体存储装置的制造方法，包括：形成第一存储芯片，所述第一存储芯片内形成有第一存储阵列和外围电路，所述外围电路包括第一电路、至少部分第二电路以及共用电路；形成第二存储芯片，所述第二存储芯片内形成有第二存储阵列，在所述第二存储芯片的正面形成第二导电凸块；所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路；将所述第二存储芯片的正面堆叠于所述第一存储芯片表面，通过所述第二导电凸块与所述第一存储芯片之间形成电连接。
可选的，将所述第二存储芯片的正面朝向所述第一存储芯片的正面进行堆叠；还包括：在所述第一存储芯片的正面形成第一导电凸块，将所述第一导电凸块与所述第二导电凸块形成电连接。
可选的，将所述第二存储芯片的正面朝向所述第一存储芯片的正面进行堆叠；所述第一存储芯片的正面形成有焊垫，还包括：所述第一存储芯片内形成贯穿所述第一存储芯片的导电柱，在所述焊垫和所述导电柱上形成第一导电凸块；将所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
可选的，将所述第二存储芯片的正面朝向所述第一存储芯片的背面进行堆叠；还包括：在所述第一存储芯片内形成贯穿所述第一存储芯片的导电柱，在所述第一存储芯片的背面上形成连接所述导电柱的第一导电凸块；将所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
可选的，还包括提供基板，所述基板上形成有I/O接口电路；将所述第一存储芯片内的外围电路与所述基板的I/O接口电路之间形成电连接。
可选的，将所述外围电路形成于所述第一存储芯片的边缘区域，并且通过引线键合工艺将所述基板的I/O接口电路与所述外围电路之间形成电连接。
可选的，在所述第一存储芯片远离所述第二存储芯片的表面形成第三导电凸块；将所述第三导电凸块与所述基板的I/O接口电路之间形成电连接。
可选的，所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。
本发明的半导体存储装置的第一存储芯片与第二存储芯片之间通过芯片之间相互堆叠形成电连接，通过形成贯穿存储芯片的导电柱，实现两个存储芯片之间的垂直互连，可以大大缩小两个芯片之间信号传送的I/O连接长度，大大减少连接电路的功耗，提高传输效率。并且，所述第一存储芯片和第二存储芯片之间相互堆叠，与两个芯片分离放置相比，能够极大的减小所述半导体存储装置的面积，提高集成度。
进一步，由于所述第一存储芯片和所述第二存储芯片之间距离较近，因此，第一存储芯片和第二存储芯片各自的存储阵列之间可以共用部分电路，从而节省电路面积，降低功耗。
附图说明
图1A至图1B为本发明的具体实施方式的半导体存储装置的结构示意图；
图2为本发明一具体实施方式的半导体存储装置的模块结构示意图；
图3为本发明一具体实施方式的半导体存储装置的共用电路的结构示意图；
图4A至图4C为本发明一具体实施方式的第一存储芯片和第二存储芯片的数据输入/输出方式的示意图。
图5A至图5C为本发明一具体实施方式的半导体存储装置的结构示意图；
图6A至图6D为本发明一具体实施方式的半导体存储装置的结构示意图；
图7A至图7D为本发明一具体实施方式的半导体存储装置的结构示意图；
图8为本发明一具体实施方式的半导体存储装置的制造方法的流程示意图；
图9A至图9B本发明一具体实施方式的半导体存储装置的形成过程的结构示意图；
图10A至图10B本发明一具体实施方式的半导体存储装置的形成过程的结构示意图；
图11A至图11B本发明一具体实施方式的半导体存储装置的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的一种半导体存储装置及其制造方法的具体实施方式做详细说明。
请参考图1，为本发明一具体实施方式的半导体存储装置的结构示意图。
该具体实施方式的半导体存储装置包括：第一存储芯片101和第二存储芯片102，所述第一存储芯片101和第二存储芯片102堆叠连接。
所述第一存储芯片101和所述第二存储芯片102可以分别为不同类型的存储芯片。在一个具体实施方式中，所述第一存储芯片101为易失性存储器芯片，所述第二存储芯片102为非易失性存储器芯片。该具体实施方式中，所述第一存储芯片101为DRAM芯片，所述第二存储芯片102为NAND芯片。在其他具体实施方式中，所述第一存储芯片101还可以为SRAM芯片，所述第二存储芯片102还可以为PROM、EPROM等非易失性存储芯片。
所述第一存储芯片101包括第一存储阵列，所述第一存储阵列为DRAM存储阵列；所述第二存储芯片102包括第二存储阵列，所述第二存储阵列为NAND存储阵列。所述第一存储阵列和所述第二存储阵列可以为二维或三维存储阵列，所述第一存储芯片101和第二存储芯片102的基底可以为多晶硅或单晶硅，即所述第一存储阵列和所述第二存储阵列形成于多晶硅或单晶硅基底上。
所述第一存储芯片101和/或所述第二存储芯片102内还可以形成有用于控制所述第一存储阵列和控制所述第二存储阵列的外围电路。
所述第一存储芯片101和第二存储芯片102之间相互堆叠连接。所述第一存储芯片101包括相对的正面1012和背面1011，所述第二存储芯片102包括相对的正面1022和背面1021。所述正面是指存储芯片的器件层表面，所述背面是指与所述正面相对的另一表面。
请参考图1A，该具体实施方式中，所述第一存储芯片101的正面1012与所述第二存储芯片102的正面1022相对堆叠连接。在其他具体实施方式中，所述第二存储芯片102的正面1022与所述第一存储芯片101的背面1011相对堆叠连接(请参考图1B)。
所述第一存储芯片101和所述第二存储芯片102内均形成有互连线以及互连柱等互连结构。所述第一存储芯片101与所述第二存储芯片102之间可以通过互连结构实现电连接。
请参考图1A，该具体实施方式中，所述第一存储芯片101的正面1012与所述第二存储芯片102的正面1022之间堆叠连接，其中，所述第二存储芯片102与所述第一存储芯片101正面暴露的互连结构之间形成金属键合，而所述第二存储芯片102与所述第一存储芯片101正面的介质层之间通过胶层粘合，在实现所述第一存储芯片101与第二存储芯片102堆叠的同时，通过互连结构之间的金属键合实现电连接。
在另一具体实施方式中，所述第一存储芯片101与所述第二存储芯片102的正面可以均形成有钝化层，通过两个钝化层间的键合工艺，使得所述第一存储芯片101与所述第二存储芯片102之间实现堆叠键合；并且通过贯穿所述第一存储芯片101和/或第二存储芯片102的深通孔连接结构实现第一存储芯片101、和第二存储芯片102之间的对应连接。
在其他具体实施方式中，所述第一存储芯片101和所述第二存储芯片102之间还可以以其他键合形式以及互连结构实现堆叠连接，本领域的技术人员可以根据需要，进行合理设计。
由于所述第一存储芯片101与所述第二存储芯片102之间通过芯片之间相互堆叠，并通过互连结构直接形成电连接，可以大大缩小两个芯片之间信号传送的I/O连接长度，大大减少连接电路的功耗，提高传输效率。并且，所述第一存储芯片101和第二存储芯片102之间相互堆叠，与两个芯片分离放置相比，能够极大的减小所述半导体存储装置的面积，提高集成度。
由于所述第一存储芯片101和所述第二存储芯片102之间距离较近，因此，第一存储芯片101和第二存储芯片102各自的存储阵列之间可以共用部分电路，从而节省电路面积，降低功耗。
该具体实施方式中，由于所述第一存储芯片101为DRAM存储芯片，DRAM存储阵列的存储密度较低，所述第一存储芯片101内除了DRAM存储阵列201，还可以形成外围电路，所述外围电路包括DRAM专用电路202、NAND专用电路204以及共用电路203，所述第二存储芯片102为NAND存储芯片，形成有NAND存储阵列205。所述DRAM存储阵列与所述DRAM专用电路202连接，所述NAND存储阵列205与所述NAND专用电路204连接。
所述DRAM专用电路202与所述DRAM存储阵列201对应。,具体的，所述DRAM专用电路202包括串并转换器、双倍数据传输控制电路等，用于控制所述DRAM存储阵列。
所述NAND专用电路204与所述NAND存储阵列对应。具体的，所述NAND专用电路204包括编程(program)/擦除(erase)等操作相关的控制电路，以及高压产生电路等，用于控制所述NAND存储阵列205。
所述共用电路203连接所述DRAM专用电路202和所述NAND专用电路204。由于所述第二存储芯片102内只需要形成所述NAND存储阵列205，从而可以降低形成所述第二存储芯片102的工艺难度，缩短制程周期。
请参考图2，所述第一存储芯片101和所述第二存储芯片102之间相互堆叠，且所述NAND存储阵列205与所述NAND专用电路204之间具有电连接。
在其他具体实施方式中，所述NAND专用电路204、所述共用电路203以及所述DRAM专用电路202中的全部或部分电路也可以形成于所述第二存储芯片102内。
请参考图3，为本发明一具体实施方式的所述共用电路203的结构示意图。
所述共用电路203包括电源管理单元2031、带隙基准单元2032、分时复用单元2033以及校准单元2034，还可以包括控制逻辑单元、偏置单元等，能够同时被所述DRAM存储阵列201和所述NAND存储阵列205进行数据传输时使用。
所述DRAM专用电路202和所述NAND专用电路203均分别连接至所述电源管理单元2031、带隙基准单元2032、分时复用单元2033。所述校准单元2034连接至所述分时复用单元2033。
请参考图4A至图4C，为本发明的具体实施方式的，第一存储芯片101和第二存储芯片102的数据输入/输出方式的示意图。
所述半导体存储装置还包括形成有I/O接口电路的基板，所述I/O接口电路用于与半导体存储装置外部进行信号传输。
请结合图2，在一个具体实施方式中，所述DRAM专用电路204连接至所述I/O接口电路，所述NAND存储阵列205通过所述NAND专用电路204、共用电路203以及DRAM专用电路202与所述I/O接口电路连接，所述DRAM存储阵列201通过所述DRAM专用电路202与所述I/O接口电路连接。具体的，请参考图4A，所述第二存储芯片的NAND存储阵列205与所述第一存储芯片的DRAM存储阵列201之间进行直接的数据传输。当需要读取所述NAND存储阵列205中的数据时，首先将NAND存储阵列205中的数据输出至所述第一存储芯片的DRAM存储阵列201中，再由所述DRAM存储阵列201向外输出数据，所述DRAM存储阵列201作为缓存。所述I/O接口电路可以直接通过DRAM专用电路202对DRAM存储阵列进行控制；所述I/O接口电路通过DRAM专用电路202、共用电路203以及NAND专用电路204实现对NAND存储阵列205的控制。
在另一个具体实施方式中，所述NAND专用电路204和DRAM专用电路202分别连接至所述I/O接口电路，所述DRAM存储阵列201通过所述DRAM专用电路202与所述I/O接口电路连接，所述NAND存储阵列205通过所述NAND专用电路204与所述I/O接口电路连接。请参考图4B，所述NAND存储阵列205和所述DRAM存储阵列201可以分别进行数据的输入和输出。
请参考图4C，在另一具体实施方式中，所述共用电路203内包括接口控制单元401，所述DRAM专用电路202和NAND专用电路204分别与所述接口控制单元401连接，所述接口控制单元401连接至所述I/O接口电路，所述DRAM存储阵列201和所述NAND存储阵列205通过所述接口控制单元401与所述I/O接口电路连接。所述接口控制单元401可以为所述NAND存储阵列205、DRAM存储阵列201的共用电路的一部分，用于进行时分复用控制、数据协议转换等。通过所述接口控制单元401分别对NAND存储阵列205、DRAM存储201之间的数据输入和输出进行控制。
在其他具体实施方式中，可以根据需求，设计合理的NAND专用电路、DRAM专用电路以及共用电路，实现各种形式的I/O方式。
上述具体实施方式中，由于第一存储芯片和第二存储芯片堆叠连接，I/O传输路径缩短，可以灵活设置所述第一存储芯片和第二存储芯片的I/O传输方式。
请参考图5A，为本发明一具体实施方式的半导体存储装置的结构示意图。
所述半导体存储装置包括DRAM存储芯片510以及NAND存储芯片520，所述NAND存储芯片520的正面5202堆叠于所述DRAM存储芯片510的正面5102上。
所述NAND存储芯片520的正面5202上形成有与内部NAND存储阵列或电路连接的焊垫(图中未示出)，所述焊垫上形成有第二导电凸块521。在其他具体实施方式中，所述NAND存储芯片520的正面还可以形成有再分布导电层，所述第二导电凸块521形成于所述再分布导电层的连接端上。
所述DRAM存储芯片510的正面5102上形成有与内部DRAM存储阵列以及电路连接的焊垫(图中未示出)，所述焊垫上形成有第一导电凸块511。在其他具体实施方式中，所述DRAM存储芯片510的正面5102上还可以形成有再分布导电层，所述第一导电凸块511形成于再分布导电层的连接端上。
所述第一导电凸块511与所述第二导电凸块521之间通过金属键合方式形成电连接，所述NAND存储芯片520正面5202与DRAM存储芯片510的正面5102其他位置处通过胶层(图中未示出)连接固定。
所述DRAM存储芯片510的正面5102上还形成有连接所述DRAM存储芯片510内部外围电路的焊垫513，所述焊垫513通过键合引线512连接至半导体存储装置的I/O接口电路，用于实现DRAM存储芯片510与I/O接口电路的信号传输。
为了便于实现引线键合，所述NAND存储芯片520堆叠于所述DRAM存储芯片510表面时，暴露出述焊垫513所在区域。
请参考图5B和图5C，DRAM存储芯片510内的外围电路区域514位于所述DRAM存储芯片510的一侧边缘区域(图5C)或两侧边缘区域(图5B)，以便于通过键合引线向外连接。
在一个具体实施方式中，所述NAND存储芯片520中的NAND存储阵列通过第二导电凸块521连接至DRAM存储芯片510中的NAND专用电路，或者所述NAND存储芯片520内的NAND专用电路通过所述第二导电凸块521连接至所述DRAM存储芯片510内的共用电路；所述I/O接口电路连接至DRAM存储芯片510内的所述NAND专用电路、共用电路以及DRAM专用电路中的至少一个电路。
请参考图6A，为本发明另一具体实施方式的半导体存储装置的结构示意图。
该具体实施方式中，NAND存储芯片620的正面6202堆叠于所述DRAM存储芯片610的正面6102。所述NAND存储芯片620的正面6202上形成有第二导电凸块621，连接至所述NAND存储芯片620内部的存储阵列或电路。
所述DRAM存储芯片610内形成有贯穿所述DRAM存储芯片610的导电柱612，DRAM存储芯片610的正面6102上形成有第一导电凸块611和再分布导电层614，部分第一导电凸块611形成于DRAM存储芯片610正面的焊盘表面，直接与所述DRAM存储芯片610内部的DRAM存储阵列或电路连接，部分第一导电凸块611连接至所述导电柱612。所述再分布导电层614连接至部分导电柱612。
所述DRAM存储芯片610的背面6101上形成有第三导电凸块613，所述第三导电凸块613与所述第一导电柱612连接。所述第三导电凸块613可以通过金属键合或焊接等工艺，与I/O接口电路形成电连接。
所述NAND存储芯片620内的NAND存储阵列或电路，通过所述第二导电凸块621与所述第一导电凸块611键合连接，实现与所述DRAM存储芯片610之间的电连接。
该具体实施方式中，可以通过第一导电凸块621、第一导电凸块611以及导电柱612的电连接，实现所述NAND存储芯片620内的NAND存储阵列与I/O接口电路之间的直接连接。
请参考图6B～图6D，该具体实施方式中，所述DRAM存储芯片610的外围电路区域640可以位于所述DRAM存储芯片610的中部(如图6B所示)、一侧边缘区域(如图6C所示)或者两侧边缘区域(如图6D所示)。
请参考图7A，为本发明一具体实施方式的半导体存储装置的结构示意图。
所述NAND存储芯片720的正面7202堆叠于所述DRAM存储芯片710的背面7101上。所述NAND存储芯片720的正面7202上形成有第二导电凸块721，连接至所述NAND存储芯片720内的NAND存储阵列或电路。
所述DRAM存储芯片710内形成有贯穿所述DRAM存储芯片710的导电柱712，DRAM存储芯片710的背面7101上形成有第一导电凸块711，所述第一导电柱712连接至所述第一导电凸块711；所述DRAM存储芯片710的正面7102上形成有第三导电凸块713和再分布导电层714，部分所述第三导电凸块713连接所述第一导电柱712，部分所述第一导电柱712连接至所述再分布导电层714。
所述第二导电凸块721和第一导电凸块711之间通过金属键合连接。所述第三导电凸块713可以通过金属键合或焊接等工艺，与I/O接口电路。
所述DRAM存储芯片710中，形成有DRAM存储阵列、DRAM专用电路和NAND专用电路，所述再布线导电层714可以连接至NAND专用电路。所述NAND存储芯片720内的NAND存储阵列通过第二导电凸块721、第一导电凸块711以及导电柱712和再布线导电层714，连接至所述DRAM存储芯片710中的NAND专用电路。
请参考图7B～7D，该具体实施方式中，所述DRAM存储芯片710的外围电路区域740可以位于所述DRAM存储芯片710的中部(如图7B所示)、一侧边缘区域(如图7C所示)或者两侧边缘区域(如图7D所示)。
本发明的具体实施方式还提供一种半导体存储装置的制造方法。
请参考图8，为本发明一具体实施方式的半导体存储装置的形成过程的流程示意图。
所述半导体存储装置的制造方法包括：
步骤S101:形成第一存储芯片，所述第一存储芯片内形成有第一存储阵列。
所述第一存储芯片101可以为易失性存储器芯片。该具体实施方式中，所述第一存储芯片101为DRAM芯片。所述第一存储芯片101还可以为SRAM芯片。
所述第一存储芯片101包括第一存储阵列，该具体实施方式中，所述第一存储阵列为DRAM存储阵列。所述第一存储阵列可以为二维或三维存储阵列，所述第一存储芯片101包括多晶硅或单晶硅基底，在所述多晶硅基底或单晶硅基底上形成所述第一存储阵列。
步骤S102：形成第二存储芯片，所述第二存储芯片内形成有第二存储阵列，在所述第二存储芯片的正面形成第二导电凸块。
所述第二存储芯片102可以为非易失性存储器芯片。该具体实施方式中，所述第二存储芯片102为NAND芯片。所述第二存储芯片102还可以为PROM、EPROM等非易失性存储芯片。
所述第二存储芯片102包括第二存储阵列，该具体实施方式中，所述第二存储阵列为NAND存储阵列。所述第二存储阵列可以为二维或三维存储阵列，所述第二存储芯片102包括多晶硅或单晶硅基底，在所述多晶硅基底或单晶硅基底上形成所述第二存储阵列。
上述步骤S101和步骤S102中，还包括在所述第一存储芯片101和/或所述第二存储芯片102内形成用于控制所述第一存储阵列和控制所述第二存储阵列的外围电路，包括第一电路、第二电路以及共用电路，所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列。所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路。
该具体实施方式中，在步骤S101中，包括在第一存储芯片的基底上形成DRAM专用电路202、NAND专用电路204以及共用电路203(请参考图2)。所述DRAM专用电路202可以包括串并转换器、双倍数据传输控制电路等，用于控制所述DRAM存储阵列201。所述NAND专用电路204可以包括编程(program)/擦除(erase)等操作相关的控制电路，以及高压产生电路等，用于控制所述NAND存储阵列205。所述共用电路203连接所述DRAM专用电路201和所述NAND专用电路205，所述共用电路203可以包括：控制逻辑单元、带隙基准单元，偏置单元，电源管理单元、分时复用单元以及校准单元。该具体实施方式的步骤S102中，仅需要形成第二存储阵列，而无需形成其他外围电路，从而可以降低形成所述第二存储芯片的工艺难度，缩短制程周期。
在其他具体实施方式中，也可以将所述NAND专用电路204、所述共用电路203以及所述DRAM专用电路202中的全部或部分电路也可以形成于所述第二存储芯片102内。
步骤S103：将所述第二存储芯片的正面堆叠于所述第一存储芯片表面，并且，将所述第二存储芯片通过所述第二导电凸块与所述第一存储芯片之间形成电连接。
请参考图1A至图1B，可以将第一存储芯片101的正面1012与所述第二存储芯片102的正面1022相对堆叠连接。在其他具体实施方式中，可以将所述第二存储芯片102的正面1022与所述第一存储芯片101的背面1011相对堆叠连接(请参考图1B)。
可以在步骤S101和S102中在所述第一存储芯片101和第二存储芯片102内形成有互连线以及互连柱等互连结构，进而在将第一存储芯片101和所述第二存储芯片102堆叠后，通过所述互连结构实现所述第一存储芯片101与所述第二存储芯片102之间的电连接。
请参考图1A，该具体实施方式中，将所述第一存储芯片101的正面1012与所述第二存储芯片102的正面1022之间通过堆叠连接，其中，所述第二存储芯片102与所述第一存储芯片101正面暴露的互连结构之间形成金属键合，而所述第二存储芯片102与所述第一存储芯片101正面的介质层之间通过胶层粘合，在实现所述第一存储芯片101与第二存储芯片102堆叠的同时，通过互连结构之间的金属键合实现电连接。
在另一具体实施方式中，所述第一存储芯片101与所述第二存储芯片102的正面可以均形成有钝化层，通过两个钝化层间的键合工艺，使得所述第一存储芯片101与所述第二存储芯片102之间实现堆叠键合；可以通过贯穿所述第一存储芯片101和/或第二存储芯片102的深通孔连接结构实现第一存储芯片101、和第二存储芯片102之间的对应连接。
在其他具体实施方式中，所述第一存储芯片101和所述第二存储芯片102之间还可以以其他键合形式以及互连结构实现堆叠连接，本领域的技术人员可以根据需要，进行合理设计。
将所述第一存储芯片101与所述第二存储芯片102之间通过芯片之间相互堆叠通过互连结构直接连接，可以大大缩小信号传送的I/O连接长度，大大减少连接电路的功耗，提高传输效率。并且，将所述第一存储芯片101和第二存储芯片102之间相互堆叠，与两个芯片分立放置相比，能够极大的减小所述半导体存储装置的面积，提高集成度。
由于所述第一存储芯片101和所述第二存储芯片102之间距离较近，因此，第一存储芯片101和第二存储芯片102各自的存储阵列之间可以共用部分电路，从而节省电路面积，降低功耗。
所述半导体存储装置的制造方法还包括：在所述第一存储芯片或第二存储芯片上形成I/O接口电路，用于对所述半导体存储装置进行控制。在一个具体实施方式这种，可以将所述第一电路连接至所述半导体存储装置的I/O接口电路，所述第二存储阵列通过所述第二电路、共用电路以及第一电路与所述I/O接口电路连接，所述第一存储阵列通过所述第一电路与所述I/O接口电路连接。在另一具体实施方式中，可以将所述第二电路和第一电路分别连接至所述半导体存储装置的I/O接口电路，所述第一存储阵列通过所述第一电路与所述I/O接口电路连接，所述第二存储阵列通过所述第二电路与所述I/O接口电路连接。在另一具体实施方式中，所述共用电路包括接口控制单元，所述第一电路和第二电路分别与所述接口控制单元连接，所述接口控制单元连接至所述半导体存储装置的I/O接口电路，所述第一存储阵列和所述第二存储阵列通过所述接口控制单元与所述I/O接口电路连接。
在其他具体实施方式中，可以根据需求，设计合理的NAND专用电路、DRAM专用电路以及共用电路，可以实现多种形式的I/O方式。
请参考图9A、9B以及5A，为如图5A所示的半导体存储装置的形成过程的结构示意图。
请参考图9A，形成NAND存储芯片520。在单晶硅多多晶硅衬底上形成NAND存储阵列。在其他具体实施方式中，还可以形成部分NAND专用电路。
以及，在所述NAND存储芯片520的正面5202上形成第二导电凸块521。所述NAND存储芯片520的正面5202上形成有与内部NAND存储阵列或电路连接的焊垫(图中未示出)，所述焊垫上形成有第二导电凸块521。在其他具体实施方式中，还可以在所述NAND存储芯片520的正面形成再分布导电层，所述第二导电凸块521形成于所述再分布导电层的连接端上。
请参考图9B，形成DRAM存储芯片510。在单晶硅多多晶硅衬底上形成DRAM存储阵列以及外围电路，所述外围电路包括DRAM专用电路、共用电路以及至少部分NAND专用电路。
以及，在所述DRAM存储芯片510的正面5102形成第一导电凸块511。所述DRAM存储芯片510的正面5102上形成有与内部DRAM存储阵列以及电路连接的焊垫(图中未示出)，在所述焊垫上形成有第一导电凸块511。在其他具体实施方式中，所述DRAM存储芯片510的正面5102上还可以形成有再分布导电层，所述第一导电凸块511形成于再分布导电层的连接端上。所述DRAM存储芯片510的正面5102上还形成有连接所述DRAM存储芯片510内部外围电路的焊垫513。
请参考图5A，将所述NAND存储芯片520与所述DRAM存储芯片510堆叠连接。具体的，所述NAND存储芯片520的正面5202朝向所述DRAM存储芯片510的正面5102，所述第二导电凸块521与所述第一导电凸块511之间通过金属键合连接，其他位置处通过胶层粘结。并且，所述NAND存储芯片520并未覆盖所述焊垫513。
还包括提供基板，所述基板上形成有I/O接口电路。采用引线键合工艺，通过键合引线514连接所述焊垫513与基板上的I/O接口电路。
请参考图10A、10B以及6A，为如图6A所示的半导体存储装置的形成过程的结构示意图。
请参考图10A，形成NAND存储芯片620，在所述NAND存储芯片620的正面6202形成第二导电凸块621。
请参考图10B，形成DRAM存储芯片610，在所述DRAM存储芯片610的正面6102形成再分布导电层614和第一导电凸块611；形成贯穿所述DRAM存储芯片610的第一导电柱612，部分第一导电凸块611形成于DRAM存储芯片610正面的焊盘表面，直接与所述DRAM存储芯片610内部的DRAM存储阵列或电路连接，部分第一导电凸块611连接至所述导电柱612。所述再分布导电层614连接至部分导电柱612。
在所述DRAM存储芯片610背面6101上形成第三导电凸块613，所述第三导电凸块613与所述第一导电柱612连接。
请参考图6A，将所述NAND存储芯片620与所述DRAM存储芯片610堆叠连接。具体的，将所述NAND存储芯片620的正面6202朝向所述DRAM存储芯片610的正面6102；所述第一导电凸块611与所述第二导电凸块621之间通过金属键合方式形成电连接，所述NAND存储芯片620正面6202与DRAM存储芯片610的正面6102其他位置处通过胶层(图中未示出)粘结固定。所述第三导电凸块613可以通过金属键合或焊接等工艺，与I/O接口电路形成电连接。
请参考图11A、11B以及7A，为如图7A所示的半导体存储装置的形成过程的结构示意图。
请参考图11A，形成NAND存储芯片720，在所述NAND存储芯片720的正面7202形成第二导电凸块721。
请参考图11B，形成DRAM存储芯片710，在所述DRAM存储芯片710的背面7101形成第一导电凸块711；形成贯穿所述DRAM存储芯片710的第一导电柱712，所述第一导电柱712连接所述第一导电凸块711；在所述DRAM存储芯片710正面7102上形成第三导电凸块613以及再分布导电层714，部分所述第三导电凸块713连接所述第一导电柱712，部分所述第一导电柱712连接至所述再分布导电层714。
请参考图7A，将所述NAND存储芯片720与所述DRAM存储芯片710堆叠连接。所述NAND存储芯片720的正面7202朝向所述DRAM存储芯片的背面7101。所述第一导电凸块711和第二导电凸块721之间通过金属键合连接。所述第三导电凸块713可以通过金属键合或焊接等工艺，与I/O接口电路。
本发明的其他具体实施方式中，可以根据DRAM存储芯片以及NAND存储芯片内的具体电路位置，合理设置导电柱以及导电凸块的连接方式，实现DRAM存储芯片以及NAND存储芯片之间的垂直互连，以及DRAM存储芯片与I/O接口电路之间的电连接。
上述半导体存储装置的制造方法将两种存储芯片堆叠连接，能够提高存储装置的集成度；并且，两个存储芯片之间堆叠连接，通过形成贯穿存储芯片的导电柱，实现两个存储芯片之间的垂直互连，能够缩短数据传输路径，提高传输效率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种半导体存储装置，其特征在于，包括：
第一存储芯片，所述第一存储芯片内形成有第一存储阵列和外围电路，所述外围电路包括第一电路、至少部分第二电路以及共用电路；
第二存储芯片，所述第二存储芯片内形成有第二存储阵列；
所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路；
所述第二存储芯片的正面堆叠于所述第一存储芯片表面，所述第二存储芯片的正面形成有第二导电凸块，通过所述第二导电凸块与所述第一存储芯片之间形成电连接。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述第二存储芯片的正面朝向所述第一存储芯片的正面；所述第一存储芯片的正面形成有第一导电凸块，所述第一导电凸块与所述第二导电凸块形成电连接。
3.根据权利要求1所述的半导体存储装置，其特征在于，所述第二存储芯片的正面朝向所述第一存储芯片的正面；所述第一存储芯片的正面形成有焊垫，所述第一存储芯片内形成有贯穿所述第一存储芯片的导电柱，所述焊垫和所述导电柱上形成有第一导电凸块；所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
4.根据权利要求1所述的半导体存储装置，其特征在于，所述第二存储芯片的正面朝向所述第一存储芯片的背面，所述第一存储芯片内形成有贯穿所述第一存储芯片的导电柱，所述第一存储芯片的背面上形成有连接所述导电柱的第一导电凸块；所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
5.根据权利要求1所述的半导体存储装置，其特征在于，还包括基板，所述基板上形成有I/O接口电路；所述外围电路与所述基板的I/O接口电路之间形成电连接。
6.根据权利要求5所述的半导体存储装置，其特征在于，所述外围电路形成于所述第一存储芯片的边缘区域，并且通过键合引线与所述基板的I/O接口电路之间形成电连接。
7.根据权利要求5所述的半导体存储装置，其特征在于，所述第一存储芯片远离所述第二存储芯片的表面形成有第三导电凸块；所述第三导电凸块与所述基板的I/O接口电路形成电连接。
8.根据权利要求1所述的半导体存储装置，其特征在于，所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。
9.一种半导体存储装置的制造方法，其特征在于，包括：
形成第一存储芯片，所述第一存储芯片内形成有第一存储阵列和外围电路，所述外围电路包括：第一电路、第二电路以及共用电路；
形成第二存储芯片，所述第二存储芯片内形成有第二存储阵列，在所述第二存储芯片的正面形成第二导电凸块；
所述第一电路用于控制所述第一存储阵列，所述第二电路用于控制所述的第二存储阵列，所述第一电路与所述第一存储阵列连接，所述第二电路与所述第二存储阵列连接，所述共用电路连接所述第一电路和第二电路；
将所述第二存储芯片的正面堆叠于所述第一存储芯片表面，通过所述第二导电凸块与所述第一存储芯片之间形成电连接。
10.根据权利要求9所述的半导体存储装置的制造方法，其特征在于，将所述第二存储芯片的正面朝向所述第一存储芯片的正面进行堆叠；还包括：在所述第一存储芯片的正面形成第一导电凸块，将所述第一导电凸块与所述第二导电凸块形成电连接。
11.根据权利要求9所述的半导体存储装置的制造方法，其特征在于，将所述第二存储芯片的正面朝向所述第一存储芯片的正面进行堆叠；所述第一存储芯片的正面形成有焊垫，还包括：所述第一存储芯片内形成贯穿所述第一存储芯片的导电柱，在所述焊垫和所述导电柱上形成第一导电凸块；将所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
12.根据权利要求9所述的半导体存储装置的制造方法，其特征在于，将所述第二存储芯片的正面朝向所述第一存储芯片的背面进行堆叠；还包括：在所述第一存储芯片内形成贯穿所述第一存储芯片的导电柱，在所述第一存储芯片的背面上形成连接所述导电柱的第一导电凸块；将所述第二存储芯片正面的第二导电凸块通过所述第一导电凸块与所述第一存储芯片形成电连接。
13.根据权利要求9所述的半导体存储装置的制造方法，其特征在于，还包括提供基板，所述基板上形成有I/O接口电路；将所述第一存储芯片内的外围电路与所述基板的I/O接口电路之间形成电连接。
14.根据权利要求13所述的半导体存储装置的制造方法，其特征在于，将所述外围电路形成于所述第一存储芯片的边缘区域，并且通过引线键合工艺将所述基板的I/O接口电路与所述外围电路之间形成电连接。
15.根据权利要求13所述的半导体存储装置的制造方法，其特征在于，在所述第一存储芯片远离所述第二存储芯片的表面形成第三导电凸块；将所述第三导电凸块与所述基板的I/O接口电路之间形成电连接。
16.根据权利要求9所述的半导体存储装置的制造方法，其特征在于，所述第一存储阵列为易失性存储阵列，所述第二存储阵列为非易失性存储阵列。
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