CN112397477A - 毫米波芯片封装系统 - Google Patents

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Abstract

本发明公开了毫米波芯片封装系统的多种实施例以实现平滑的毫米波信号传输和良好的多信道信号隔离。所述芯片封装的特征在于采用多个金属柱电连接的基板和芯片。信号柱和周围的接地金属柱构成地‑信号‑地(GSG)柱结构。芯片上可以形成围绕信号路径的芯片共面波导(CPW)结构。基板CPW结构还可以围绕与信号路径电连接的信号带形成。GSG柱结构、芯片CPW结构和基板CPW结构的特性阻抗可以在彼此的预定范围内以确保平滑的毫米波信号传输时信号的损耗或失真最小化。

Description

毫米波芯片封装系统
技术领域
本发明主要涉及芯片封装的系统，具体涉及毫米波芯片封装系统。
背景技术
毫米波是指电磁频谱中30～300GHz的无线电波。毫米波被用于多种应用中，包括遥感、5G通信、车辆间自动通信等等。
芯片封装是将集成电路(IC)芯片封装于支撑壳体的阶段，所述支撑壳体能够防止芯片物理损坏并提供将芯片与外部电路或电路板连接的电性能接口。对于毫米波芯片，当毫米波信号从芯片传入传出时，可能发生过多信号的损耗或失真。此外，当毫米波芯片具有多个毫米波信号的信道时，由于这些信道间物理上相互靠近，一个信道中的信号往往通过芯片衬底泄漏和/或空间辐射与其他信道发生串扰，因而做好芯片信道隔离以防止信道间干扰非常具有挑战性，尤其是当多个信道的毫米波信号同时传入传出芯片时。
因此，有必要研发毫米波芯片的封装系统以实现平滑的毫米波信号传输和良好的多信道信号隔离。
发明内容
本发明提供了毫米波芯片封装系统以实现平滑的毫米波信号传输和良好的多信道信号隔离。
在一个或多个实施例中，本发明的特征在于基板和芯片。所述基板包括顶部金属层、底部金属层和位于所述顶部金属层和底部金属层之间的绝缘层。可以选择低介电损耗的材料作为绝缘层以获得更好的高频性能。所述顶部金属层包括顶部接地层和第一顶部信号带。所述底部金属层包括底部接地层。所述顶部接地层和所述底部接地层通过一个或多个穿过绝缘层的基板通孔电连接。所述芯片包括第一接地平面，所述第一接地平面通过多个沉积于第一接地平面上的金属柱与所述顶部接地层电连接。所述芯片还包括第一信号焊盘，所述第一信号焊盘通过沉积在第一信号焊盘上的第一信号柱与所述第一顶部信号带电连接。所述第一信号柱的每一侧上具有至少一个接地金属柱以在横截面上形成GSG(Ground-Signal-Ground，地-信号-地)柱结构。可以将GSG柱结构的特性阻抗设置为所需值以获得平滑的毫米波信号传输。所述芯片还包括与第一信号焊盘电连接的第一信号路径。
在一个或多个实施例中，在所述芯片上形成包括第一接地平面和第一信号焊盘的第一CPW(Coplanar Waveguide，共面波导)结构。所述第一CPW结构的特性阻抗可以等于GSG柱结构的特性阻抗或者在GSG柱结构的特性阻抗的预定范围内，以减少毫米波信号传入传出所述芯片时的信号失真或损耗。
在一个或多个实施例中，所述基板的顶部接地层具有围绕所述第一顶部信号带的第一凹槽。所述第一顶部信号带、顶部接地层和绝缘层构成基板CPW结构，所述基板CPW结构的特性阻抗可以设置为等于所述GSG柱结构的特性阻抗或者在GSG柱结构的特性阻抗的预定范围内，以减少毫米波信号从基板传输至GSG柱，或者从GSG柱传输至基板的过程中的信号失真或损耗。
在一个或多个实施例中，所述芯片还包括第二接地平面，所述第二接地平面设置于所述第一信号路径上方。所述第二接地平面通过多个片上金属层间通孔与第一接地平面电连接。结合第二接地平面，所述第一CPW结构变为CPWG(Coplanar Waveguide withGround，带接地的共面波导)结构，该CPWG结构增强了芯片内第一信号路径的隔离。
在一个或多个实施例中，所述芯片还包括第二信号路径，所述第二信号路径和第一信号路径被接地区域隔开。第二接地平面通过多个片上金属层间通孔电连接至第一接地平面和接地区域，第二接地平面设置在第一信号路径和第二信号路径上方。于是，形成了围绕第一信号路径的第一CPWG结构和围绕第二信号路径的第二CPWG结构。这两个CPWG结构提供了芯片内的路径间信号隔离以抑制来自信号路径间从芯片衬底泄漏的信号干扰。不仅如此，每个信号路径的两侧的纵向对齐的接地金属柱有效地增强了信号路径间的空间隔离。在一个或多个实施例中，所述芯片的第二接地平面为经多个穿通芯片通孔电连接至第一接地平面的背面金属平面。
在一个或多个实施例中，所述芯片为倒装芯片(FC)，所述芯片和基板结构构成表面安装型封装的方形扁平无引脚型倒装芯片(FC-QFN)、平面栅格阵列型倒装芯片(FC-LGA)或者球栅阵列型倒装芯片(FC-BGA)结构。
附图说明
附图中示出了本发明的示例性实施例以供参考，所述附图旨在说明而非限制本发明。虽然本发明大致记载于这些实施例中，但如此做的目的不是将本发明的保护范围限制为所描绘和描述实施例的具体技术特征。
图1描述了现有技术的集成毫米波芯片封装结构的示意性剖视图；
图2描述了本发明的一个或多个实施例中芯片封装的剖视图；
图3描述了本发明的一个或多个实施例中平板线结构和GSG柱结构的示意图；
图4描述了本发明的一个或多个实施例中基板的俯视图；
图5描述了本发明的一个或多个实施例中CPW结构和CPWG结构的示意图；
图6描述了本发明的一个或多个实施例中安装有倒装芯片的基板的俯视图；
图7描述了本发明的一个或多个实施例中射频(RF)信号从芯片到封装引脚传输的仿真结果；
图8描述了本发明一个或多个实施例中具有第二接地平面的芯片封装的剖视图；
图9描述了本发明一个或多个实施例中具有多个信号路径和第二接地平面的芯片封装的剖视图；
图10描述了本发明一个或多个实施例中具有芯片背面金属平面的芯片封装的剖视图；
图11描述了本发明一个或多个实施例中具有多个信号路径和第二接地平面的芯片封装的俯视图；
图12描述了本发明的一个或多个实施例中带状线结构的示意图；
图13描述了本发明的一个或多个实施例中具有多个信号路径和第二接地平面的芯片封装的剖视图。
本领域技术人员将认识到，根据说明书能够实施本发明的多种实施方式和实施例。所有这些实施方式和实施例均应包含在本发明的保护范围之内。
具体实施方式
在下文的描述中，为了解释本发明，将陈述本发明的具体细节以方便理解本发明。但本发明可能不通过部分或者全部所述的具体细节亦可实施。下文所述的本发明的实施例可能被包含在许多不同的电气组件、电路、设备和系统中。附图的框图中所示的结构和设备用以说明本发明的示例性实施例，并且不作为用于模糊本发明宽泛指导的托辞。附图中所示的元件之间的连接关系不限于直接连接。恰恰相反，元件之间的连接能够通过中间组件被修改、重构或者以其他方式改变。
说明书中对“一个实施例”或“某个实施例”的引用表示与该被讨论的实施例有关的具体特征、结构、特征或功能包含在本发明至少一个预期的实施例中。因此，在说明书中不同位置出现的短语“在一个实施例中”并不构成对本发明单个实施例的多次引用。
美国专利9,941,226B2公开了一种如图1所示的集成毫米波芯片封装结构。所述集成毫米波芯片封装结构10包括内插器结构100、毫米波芯片150和基板200。所述内插器结构100包括第一金属层102、第二金属层104、位于第一和第二金属层102/104之间的绝缘支撑层106和至少一个镀通孔结构120。所述镀通孔结构120贯穿所述内插器结构100(通过第一金属层102、绝缘支撑层106和第二金属层104)且与第二金属层104和第一金属层102电连接。所述第一金属层102包括至少一个天线形式110。所述第二金属层104可以是包括了多个焊盘112和114的布线层。所述镀通孔结构120的形成可以通过先蚀刻或激光钻孔形成通孔，再电镀形成电镀通孔结构。
尽管所述集成毫米波芯片封装结构10采用了镀通孔结构与天线形式电连接并馈送信号至天线，但未公开平滑的毫米波信号传输和多信道信号隔离。因此，有必要研发一种毫米波芯片封装系统以获得平滑的毫米波信号传输和良好的多信道信号隔离。
【实施例1】
图2描述了本发明实施例1中的芯片封装200的剖视图。所述芯片封装200包括芯片210和基板220。所述基板220包括顶部金属层221、底部金属层223、以及位于顶部金属层和底部金属层之间的绝缘层226。所述顶部金属层包括顶部接地层222和第一顶部信号带225。所述底部金属层包括底部接地层224和第一底部信号带235。所述顶部接地层和底部接地层之间通过一个或多个穿过绝缘层226的基板通孔228电连接。所述第一顶部信号带225与顶部接地层222电绝缘。所述芯片210包括第一接地平面212，第一接地平面212通过多个沉积于第一接地平面212上的金属柱240与顶部接地层222电连接。所述芯片210还包括第一信号焊盘213，第一信号焊盘213通过沉积在第一信号焊盘上的第一信号柱242与第一顶部信号带225电连接。所述芯片210还包括位于第一接地平面212和第一信号焊盘213上方的芯片衬底层215。所述芯片210倒装安装于基板220上，且通常被称之为倒装芯片。
在一个或多个实施例中，所述第一信号柱242的每一侧上具有至少一个接地金属柱以在横截面上形成地-信号-地(GSG)柱结构244。可以将GSG柱结构的特性阻抗设置为所需值，例如50Ω，以获得平滑的毫米波信号传输。
所述GSG柱结构可以与平板线结构相类似。图3示出了本发明的一个或多个实施例中平板线结构和GSG柱结构的示意图。如图3所示，所述平板线结构310包括设置于两个接地平面之间的信号棒。平板线结构的阻抗可以通过调节信号棒的直径D1、两个接地平面间的间距D2和平板线结构的周边环境的介电常数εr来控制。例如，当设置D1为60μm，D2为240μm，εr为3.8时，平板线结构的阻抗约为50Ω。所述GSG柱结构320可以与平板线结构310类似。可以通过设置包括信号柱的直径、接地柱间距离、GSG柱结构的周边环境(对应于填充层262)的介电常数εr等在内的参数来将GSG柱结构320的阻抗确定为所需值。
参考回图2，所述芯片210和基板220通过注模260密封在一起以使得芯片210和基板220结合成为一个元件以用于与外部电路，例如PCB板230电连接。所述PCB板230可以包括各种导体、面板、PCB通孔(PCB via)以实现所期望的功能。在一个或多个实施例中，填充层262耦合于芯片210和基板220之间以提供额外的绝缘和机械支撑。在一个或多个实施例中，芯片210和基板220之间仅存在空气层或者甚至为真空。
图4描述了本发明实施例1中的基板的俯视图。所述基板220包括多个基板通孔228以将顶部接地层222电连接至底部接地层224(未在图4中示出)。顶部接地层222包括用于分别电连接至多个金属柱240的多个接地(GND)隆起焊盘440和用于电连接至第一信号柱242的第一信号隆起焊盘442。所述基板的顶部接地层222具有围绕所述第一顶部信号带225的第一凹槽441。所述第一信号隆起焊盘442位于第一顶部信号带225的内端上。所述第一顶部信号带的外端穿过第一基板信号通孔229电连接至第一底部信号带235，所述第一基板信号通孔229的直径大于第一信号隆起焊盘442的直径。所述第一底部信号带235可电连接到封装引脚，该引脚提供封装芯片和PCB板之间的接口。在一个或多个实施例中，所述第一凹槽441在第一顶部信号带附近具有凹入的拐角423以使得第一顶部信号带225和顶部接地层222在纵向上的间隙可以一致。所述顶部金属层221可以包括其他的信号带427以用于DC偏置和/或信号控制。
在一个或多个实施例中，所述第一顶部信号带、顶部接地层和绝缘层构成基板CPW结构420。图5示出了CPW的剖视图。CPW由与一对接地平面512和514相分隔的信号带510构成，三者均在同一平面，位于介电层516的顶部。当在介电层的底侧上设置接地平面528，而在介电层的顶侧上设置信号带和一对接地平面和时，即构成了CPW的变体。该CPW变体被称之为带接地的共面波导(CPWG)。CPW(同样适用于CPWG)的特性阻抗可以由包括信号带的宽度、信号带与接地平面的间距、介电层的厚度H和介电层的介电常数值在内的参数来确定。
参考回图4。基板CPW结构420的特性阻抗可以设置为与GSG柱结构244的特性阻抗相同或者在GSG柱结构244的特性阻抗的第一预定范围内以减少毫米波信号从基板传输至GSG柱结构244或者反方向传输过程中的信号失真或损耗。例如，基板CPW结构420可以具有在GSG柱结构244的特性阻抗的50％～150％范围内的特性阻抗，即如果基板CPW结构的特性阻抗设为50Ω时，GSG柱结构的特性阻抗可以设在33.3Ω～100Ω范围内，以使得信号失真或损耗可以被限制在预设的阈值之内。
图6描述了本发明实施例1中倒装有芯片210的基板的俯视图。为简便起见，图6所示的芯片包括第一信号路径620，第一信号路径620具有两个用于信号连接的信号焊盘(第一信号焊盘620a和第二信号焊盘620b)。所述芯片210的接地平面具有围绕第一信号路径620的第一部分212a和第二部分212b。因此，在每个信号焊盘周围均形成有芯片CPW结构610，其包括接地平面的第一部分212a、接地平面的第二部分212b、第一信号路径620、以及芯片衬底层215(于图2中示出)。所述接地平面通过连接到多个GND隆起焊盘440的多个金属柱240电耦合至顶部接地层222。所述第一信号柱242连接至第一信号隆起焊盘442以建立芯片和基板间的信号连接。
在一个或多个实施例中，所述芯片CPW结构610的阻抗可以设置为与GSG柱结构244的特性阻抗相同或者在GSG柱结构244的特性阻抗的第二预定范围内以减少毫米波信号从芯片传输至GSG柱结构244或者反方向传输过程中的信号失真或损耗。例如，芯片CPW结构610可以具有在GSG柱结构244的特性阻抗的50％～150％范围内的特性阻抗，以使得信号失真或损耗可以被限制在预设的阈值之内。所述第二预定范围与第一预定范围可以相同也可以不同。在优化情况下，芯片CPW结构610、GSG柱结构244、以及基板CPW结构420全部具有相同的特性阻抗以使射频信号从基板穿过GSG柱结构传输至芯片，或者反方向传输过程中的损耗或失真最小化。
图7描述了本发明的一个或多个实施例中优化情况下从芯片上的端口602到PCB板上的端口604的过程中射频信号损耗的仿真结果。射频信号从芯片上的端口602经芯片CPW结构、GSG柱结构、基板CPW结构、基板信号通孔，最后传输至PCB板端口604。如图7所示，从DC到40GHz的宽频谱范围内，所述射频信号损耗(以dB为单位)处于很小的值以内(小于0.1dB)。
【实施例2】
图8描述了本发明实施例2中具有第二接地平面的芯片封装的剖视图。芯片810进一步包括第一接地平面811和第二接地平面812。所述第二接地平面812设置于第一信号路径820上方且通过多个片上金属层间通孔814与第一接地平面电连接。通过第二接地平面，芯片上的第一CPW结构转变为带接地的共面波导(CPWG)结构816，其增强了芯片内第一信号路径的抗干扰能力。
【实施例3】
图9描述了本发明实施例3中的具有多个信号路径和第二接地平面的芯片封装的剖视图。芯片910进一步包括第二信号路径904，所述第二信号路径904和第一信号路径902被接地区域906隔开。第二接地平面912通过多个片上金属层间通孔914电连接至两个第一接地平面(911a和911b)和接地区域906，第二接地平面912设置在第一信号路径902和第二信号路径904的上方。于是，形成了围绕第一信号路径的第一CPWG结构916和围绕第二信号路径的第二CPWG结构918。这两个CPWG结构通过抑制芯片衬底泄漏引起的信号路径间的信号干扰以提供芯片内的路径间信号隔离。设置于第一和第二信号路径间的多个接地金属柱922和924通过抑制空间辐射引起的信号干扰以提供更佳的路径间信号隔离。在一个或多个实施例中，接地区域906可以为条状、平面或者甚至为异形形状。本领域技术人员应当理解金属柱的横截面布局可以是G-S1-G-G-S2-G结构(如图9所示)或者G-S1-G-S2-G结构等。
【实施例4】
在一个或多个实施例中，所述芯片的第二接地平面为背面金属平面1012，其通过多个穿通芯片通孔1014电连接至第一接地平面和接地区域，如图10所示。与图9所示相似，在芯片1010上形成了围绕第一信号路径1002的第一CPWG结构和围绕第二信号路径1004的第二CPWG结构。
图11描述了本发明实施例4中的图10所示的芯片封装的俯视图。为了简化起见，第一信号路径1002和第二信号路径1004正好为直线的信号路径。芯片1010的两个第一接地平面(1011a和1011b)采用多个接地金属柱1024连接至基板的顶部接地层。所述背面金属平面1012通过多个穿通芯片通孔1014电连接至第一接地平面和接地区域1016，以使得穿通芯片通孔能够进一步限制信号泄漏至芯片或者沿信号路径的整个长度上的信号路径间的干扰。为了减小信号路径上的射频信号干扰，将所述多个接地金属柱的柱间第一距离1152设置的足够近，将所述多个穿通芯片通孔的通孔间第二距离1154设置的足够近。例如，所述第一距离1152和第二距离1154都小于传输在信号路径上最高频率射频信号的波长的四分之一。
图12描述了本发明的一个或多个实施例中带状线结构的示意图。如图12所示，该带状线结构1210包括信号线，顶部接地平面、底部接地平面、左列接地金属柱以及右列接地金属柱绝缘地围绕所述信号线，从而信号线上射频信号几乎不向环境产生场泄漏。位于信号线左侧(或右侧)的多个接地金属柱构成左侧(或右侧)的接地屏蔽。倘若接地金属柱之间的距离足够近，例如，小于最高频率射频信号的波长的四分之一，则信号线在所有四个方向上均保持受屏蔽状态。带状线结构的特性阻抗可以通过调节包括信号线的宽度W、两个接地平面间的间距D1、两个接地金属柱间的间距D2和带状线结构的周边环境的介电常数εr在内的参数来控制。
【实施例5】
图13描述了本发明实施例5中的具有多个信号路径和第二接地平面的芯片封装的剖视图。图13的截面位置位于信号连接接口间的信号路径的中间位置(图11中截面位置1156)，而非沿信号连接接口(例如图8至图10)，所以图中未示出信号柱。芯片1310进一步包括第二信号路径1304，第二信号路径1304和第一信号路径1302被接地区域1306隔开。芯片1310还包括第二接地平面1312，其可以是芯片背面金属平面或者芯片1310内的接地平面(类似于图9示出的第二接地平面912)。所述第二接地平面1312通过多个芯片通孔1314电连接至第一接地平面1311，所述芯片通孔1314可以是穿通芯片通孔或金属层间通孔。多个芯片通孔1314的至少一部分在第一和第二信号路径的两侧上沿长度方向排列。所述第二接地平面1312和基板1320的顶部接地层1322在信号路径的顶侧和底侧上提供接地屏蔽。沉积于芯片的第一接地平面1311的多个金属柱1340将第一接地平面1311电连接至基板1320的顶部接地层1322。多个金属柱1340的至少一部分在第一和第二信号路径的两侧上沿长度方向排列。多个芯片通孔1314(或者芯片通孔1314的一部分)和多个金属柱1340(或者金属柱1340的一部分)提供信号路径的左侧和右侧上的接地屏蔽。于是，形成了围绕第一信号路径1302的第一带状线结构1316和围绕第二信号路径1304的第二带状线结构1318。这两个带状线结构通过抑制芯片衬底泄漏和空间辐射引起的信号路径间的信号干扰实现芯片内的路径间信号隔离。带状线结构1316的特性阻抗可以通过调节包括第一信号路径1302的宽度W、第二接地平面1312和顶部接地层1322的间距D1、第一信号路径1032的左侧和右侧接地屏蔽的间距D2、芯片衬底1315的介电常数和填充层1362的介电常数在内的参数来控制。带状线结构1316的特性阻抗可以设置为与图10所示的G-S1-G柱结构的特性阻抗相同或在该阻抗的第一预定范围内(例如，50％至150％之间)以减少射频信号从芯片传输至G-S1-G柱结构或者反方向传输过程中的信号失真或损耗。尽管图13展示了多个信号路径的结构以阻止信号泄漏并抑制信号路径间的信号干扰，但本领域技术人员应当理解所述带状线结构也可以适用于具有仅用于信号屏蔽的单个射频路径的芯片封装。
虽然为了简化起见，上述实施例中的芯片的信号路径均为直线，但本领域技术人员应当理解芯片可以是仅具有一个信号输出接口的信号源芯片、可以是具有一个信号输入接口和多个信号输出接口的信号分路器、也可以是具有多个信号输入接口和一个信号输出接口的信号合路器等等。上述与芯片CPW结构、GSG柱结构和基板CPW结构相匹配的特性阻抗的实施例也适用于每个输入信号接口或输出信号接口。
前文已经对本发明进行了描述以清楚和理解本发明，而无意于将本发明限制在所公开的精确形式。在所附权利要求项的范围和等同范围内的各种修改方式也是可能的。
本领域技术人员应当理解的是前文所述的实施方式和实施例是示例性的，而无意于限制本发明的保护范围。所有根据阅读本发明说明书及研究本发明附图后所作出的对于本领域技术人员来说显而易见的置换、增强、等同、结合和改进都应落入本发明的真实精神和保护范围中。
还应当注意的是，各项权利要求中的元件可以进行不同的布置，包括多种依赖关系、结构及组合。例如，在某些实施例中，各权利要求项的主题可以与其他权利要求项结合。

Claims (20)

1.一种芯片封装系统，所述系统包括：
基板结构，所述基板结构包括：
顶部金属层、底部金属层、以及位于顶部金属层和底部金属层之间的绝缘层，所述顶部金属层包括顶部接地层和第一顶部信号带，所述底部金属层包括底部接地层；
一个或多个基板通孔，所述基板通孔贯穿绝缘层并与顶部接地层和底部接地层电连接；及
芯片，所述芯片连接至所述基板结构，芯片包括：
第一接地平面，所述第一接地平面通过沉积于第一接地平面上的多个金属柱电连接至顶部接地层；
第一信号焊盘，所述第一信号焊盘通过沉积于第一信号焊盘上的第一信号柱电连接至第一顶部信号带，所述第一信号焊盘电连接至位于所述芯片内部的第一信号路径，所述第一信号柱的每一侧上具有至少一个接地金属柱以构成GSG柱结构。
2.根据权利要求1所述的系统，其特征在于，所述芯片还包括设置于所述第一信号路径上方的第二接地平面，所述第二接地平面通过多个片上金属层间通孔电连接至第一接地平面，所述第一接地平面、第二接地平面、以及至少部分第一信号路径构成CPWG结构。
3.根据权利要求1所述的系统，其特征在于，所述芯片还包括第二信号路径和第二接地平面，所述第二信号路径和第一信号路径被接地区域分隔，所述第二接地平面设置于第一信号路径和第二信号路径的上方，第二接地平面通过多个片上金属层间通孔电连接至第一接地平面和接地区域，所述第一接地平面、接地区域、第二接地平面和至少部分第一信号路径构成第一CPWG结构，所述第一接地平面、第二接地平面、接地区域和至少部分第二信号路径构成第二CPWG结构。
4.根据权利要求1所述的系统，其特征在于，所述芯片还包括背面金属平面，所述背面金属平面通过多个穿通芯片通孔电连接至第一接地平面，所述第一信号路径、第一接地平面和背面金属平面构成CPWG结构。
5.根据权利要求1所述的系统，其特征在于，所述顶部接地层具有第一凹槽，所述第一凹槽围绕所述第一顶部信号带，所述第一顶部信号带、顶部接地层和绝缘层在所述基板上构成CPW结构。
6.根据权利要求5所述的系统，其特征在于，所述基板上的CPW结构的特性阻抗在GSG柱结构的特性阻抗的预定范围内。
7.根据权利要求6所述的系统，其特征在于，所述预定范围为50％至150％。
8.根据权利要求6所述的系统，其特征在于，所述第一信号路径、第一接地平面、以及芯片的衬底层构成芯片CPW结构，所述芯片CPW结构的特性阻抗在GSG柱结构的特性阻抗的预定范围内。
9.根据权利要求5所述的系统，其特征在于，所述第一信号柱连接至第一顶部信号带的内端，所述底部金属层还包括第一底部信号带，所述第一顶部信号带的外端通过第一基板信号通孔电连接至所述第一底部信号带。
10.根据权利要求1所述的系统，其特征在于，还包括沉积在所述芯片和所述基板结构之间的填充层。
11.一种芯片封装系统，所述系统包括：
基板结构，所述基板结构包括：
顶部金属层、底部金属层、以及位于顶部金属层和底部金属层之间的绝缘层，所述顶部金属层包括顶部接地层和第一顶部信号带；
芯片，所述芯片连接至所述基板结构，芯片包括：
第一信号路径，用于传输射频信号；
第一接地平面，所述第一接地平面通过沉积于第一接地平面上的多个金属柱电连接至顶部接地层；所述多个金属柱的至少一部分在第一信号路径的两侧沿长度方向排列；
第一信号焊盘，所述第一信号焊盘通过沉积于第一信号焊盘上的第一信号柱电连接至第一顶部信号带，所述第一信号焊盘电连接至第一信号路径；及
第二接地平面，所述第二接地平面位于第一信号路径上方；
芯片衬底层，所述芯片衬底层位于第一接地平面和第二接地平面之间；
多个芯片通孔，所述多个芯片通孔将第二接地平面电连接至第一接地平面，至少一部分芯片通孔的在第一信号路径的两侧沿长度方向排列；及
沉积在芯片和基板结构之间的填充层，
其中，形成了围绕至少一部分所述第一信号路径的第一带状线结构，所述第一带状线结构包括至少一部分所述第一信号路径、至少一部分芯片通孔、至少一部分金属柱、顶部接地层、第二接地平面、填充层和芯片衬底层。
12.根据权利要求11所述的系统，其特征在于，所述第一信号柱的每一侧具有至少一个接地金属柱以构成GSG柱结构。
13.根据权利要求12所述的系统，其特征在于，所述第一带状线结构的特性阻抗在所述GSG柱结构的特性阻抗的第一预定范围内。
14.根据权利要求11所述的系统，其特征在于，所述第二接地平面为芯片背面金属平面，所述芯片通孔为穿通芯片通孔。
15.根据权利要求11所述的系统，其特征在于，至少一部分所述芯片通孔间的间距小于所述射频信号波长的四分之一，至少一部分所述金属柱间的间距小于所述射频信号波长的四分之一。
16.一种芯片封装系统，所述系统包括：
芯片，所述芯片连接至基板结构，芯片包括：
芯片衬底层；
第一信号路径；
接地平面，所述接地平面包括第一部分和第二部分，所述第一部分、第二部分、第一信号路径和芯片衬底层构成芯片CPW结构；
第一信号焊盘，所述第一信号焊盘上沉积有第一信号柱，第一信号焊盘电连接至第一信号路径；
多个金属柱，所述多个金属柱沉积在所述接地平面上；及
基板结构，所述基板结构包括：
顶部金属层、底部金属层、以及位于顶部金属层和底部金属层之间的绝缘层，所述顶部金属层包括顶部接地层和第一顶部信号带，所述顶部接地层通过多个金属柱与接地平面电连接，所述第一顶部信号带通过第一信号柱与所述第一信号焊盘电连接，所述第一顶部信号带、顶部接地层和绝缘层构成基板CPW结构；及
底部金属层，所述底部金属层包括底部接地层。
17.根据权利要求16所述系统，其特征在于，所述基板CPW结构的特性阻抗在所述芯片CPW结构的特性阻抗的第一预定范围内。
18.根据权利要求17所述的系统，其特征在于，所述第一信号柱的每一侧具有至少一个接地金属柱以构成GSG结构，所述GSG结构的特性阻抗在所述芯片CPW结构的特性阻抗的第二预定范围内。
19.根据权利要求16所述的系统，其特征在于，所述芯片还包括第二接地平面，所述第二接地平面设置在所述第一信号路径上方，第二接地平面通过多个片上金属层间通孔电连接至第一接地平面以使所述芯片CPW结构成为CPWG结构。
20.根据权利要求16所述的系统，其特征在于，所述芯片还包括背面金属平面，所述背面金属平面通过多个穿通芯片通孔电连接至所述第一接地平面以使所述芯片CPW结构成为CPWG结构。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194739B1 (en) * 1999-11-23 2001-02-27 Lucent Technologies Inc. Inline ground-signal-ground (GSG) RF tester
US6437669B1 (en) * 2000-09-29 2002-08-20 Applied Micro Circuits Corporation Microwave to millimeter wave frequency substrate interface
US20040026794A1 (en) * 2002-04-29 2004-02-12 Yuming Tao High speed I/O pad and pad/cell interconnection for flip chips
US20050285234A1 (en) * 2003-02-21 2005-12-29 Hiroshi Kanno High-frequency circuit
JP2006129232A (ja) * 2004-10-29 2006-05-18 Tdk Corp 高周波回路基板
US20080290959A1 (en) * 2007-05-22 2008-11-27 Mohammed Ershad Ali Millimeter wave integrated circuit interconnection scheme
US20090159320A1 (en) * 2007-12-19 2009-06-25 Bridgewave Communications, Inc. Low Cost High Frequency Device Package and Methods
US20090207080A1 (en) * 2008-02-20 2009-08-20 International Business Machines Corporation Radio Frequency (RF) Integrated Circuit (IC) Packages with Integrated Aperture-Coupled Patch Antenna(s)
US20150097633A1 (en) * 2013-10-08 2015-04-09 Blackberry Limited 60 ghz integrated circuit to printed circuit board transitions
US20160276727A1 (en) * 2015-03-19 2016-09-22 International Business Machines Corporation Package structures having integrated waveguides for high speed communications between package components
US20190006728A1 (en) * 2017-06-29 2019-01-03 Qualcomm Incorporated On-chip coplanar waveguide (cpw) transmission line integrated with metal-oxide-metal (mom) capacitors

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528890B1 (en) * 1998-12-01 2003-03-04 Micron Technology, Inc. Circuit, method of adhering an integrated circuit device to a substrate, and method of forming a circuit
US9196951B2 (en) * 2012-11-26 2015-11-24 International Business Machines Corporation Millimeter-wave radio frequency integrated circuit packages with integrated antennas
US9941226B2 (en) 2014-12-15 2018-04-10 Industrial Technology Research Institute Integrated millimeter-wave chip package

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194739B1 (en) * 1999-11-23 2001-02-27 Lucent Technologies Inc. Inline ground-signal-ground (GSG) RF tester
US6437669B1 (en) * 2000-09-29 2002-08-20 Applied Micro Circuits Corporation Microwave to millimeter wave frequency substrate interface
US20040026794A1 (en) * 2002-04-29 2004-02-12 Yuming Tao High speed I/O pad and pad/cell interconnection for flip chips
US20050285234A1 (en) * 2003-02-21 2005-12-29 Hiroshi Kanno High-frequency circuit
JP2006129232A (ja) * 2004-10-29 2006-05-18 Tdk Corp 高周波回路基板
US20080290959A1 (en) * 2007-05-22 2008-11-27 Mohammed Ershad Ali Millimeter wave integrated circuit interconnection scheme
US20090159320A1 (en) * 2007-12-19 2009-06-25 Bridgewave Communications, Inc. Low Cost High Frequency Device Package and Methods
US20090207080A1 (en) * 2008-02-20 2009-08-20 International Business Machines Corporation Radio Frequency (RF) Integrated Circuit (IC) Packages with Integrated Aperture-Coupled Patch Antenna(s)
US20150097633A1 (en) * 2013-10-08 2015-04-09 Blackberry Limited 60 ghz integrated circuit to printed circuit board transitions
US20160276727A1 (en) * 2015-03-19 2016-09-22 International Business Machines Corporation Package structures having integrated waveguides for high speed communications between package components
US20190006728A1 (en) * 2017-06-29 2019-01-03 Qualcomm Incorporated On-chip coplanar waveguide (cpw) transmission line integrated with metal-oxide-metal (mom) capacitors

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