CN1123956A - 制造半导体集成电路器件的方法 - Google Patents

Abstract

当对具有耐熔件的FPGA(现场可编程门阵列)进行编程时，每个耐熔件都由依在半导体基片的主表面上的次序顺序构成的TiW下电极、非晶硅构成的绝缘薄膜以及TiW上电极构成，将DC电压加在用于编程的耐熔件上，然后将AC电压加在耐熔件上，以便AC电流通过耐熔件，使得耐熔件的导通部分的机械强度提高。

Description

制造半导体集成电路器件的方法

本发明涉及制造半导体集成电路器件的技术，更具体地说，涉及有效地适用于一种用于制造具有耐熔件(antifuse)的半导体集成电路器件的方法的技术。

用作专用标准产品集成电路(ASIC)的集成电路(IC)具有例如通过在半导体基片上规律地配置若干基本单元而形成的门阵列。将各基本单元利用布线图形相互连接，以便满足由使用者所规定的条件，制成具有为使用者所需的各种逻辑电路的LSI电路。近来已经开发一种现场可编程的门阵列(FPGA)。该FPGA完成一项工作所需TAT(运算时间)远短于上述门阵列完成该项工作的运算时间。该FPGA具有在一芯片预先形成的各基本单元、连线和程序单元，各逻辑单元利用程序单元相互连接以形成逻辑电路。因此，FPGA是一种由逻辑单元和连线利用程序单元形成的大规模可编程逻辑器件(PLD)。该FPGA例如介绍在“Nikkei电子设备”第199至205页，Nikkei BP K.K，1993年10月25日，以及ISSCC第24卷第二号第394至398页，1989年4月。程序单元例如是耐熔件。

具有耐熔件的半导体集成电路例如介绍在第5126282号美国专利中。这种半导体集成电路的耐熔件是通过利用作为下电极的扩散区和在覆盖下电极的绝缘层上形成的多晶硅上电极而构成的。

当对耐熔件进行编程时，将DC电压加在上、下电极之间，以便破坏在上、下电极之间的一部分绝缘层，使得上下电极电连接。

这种结构的耐熔件具有高的通态电阻，其是提高半导体集成电路运算速度的障碍。在5126282号美国专利中介绍了一些技术，在利用DC电压施加在上、下电极对耐熔件进行编程之后，向耐熔件提供AC电流以降低该通态电阻。

另一种耐熔件具有一些金属电极和包含硅(Si)例如一种非晶硅的薄膜的绝缘薄膜，其置于金属电极之间。具体说，具有绝缘薄膜的耐熔件形成在处于X方向和Y方向上的交叉点处的金属布线层之间。这种耐熔件例如介绍在“Nikkei微器件”Nikkei BP K.K，第36至47页，1992年10月1日或者在International ElectronDevice Heating Tech.Dig(国际电子器件加热技术汇编)(IEDMTech.Dig)，第611—614页，1992年。

当被编程时，这种耐熔件的金属电极通过直径为几十纳米的圆柱形的微小导通部分形成电连接。

该导通部分例如是一种硅化物形成的，该硅化物是由构成金属电极的金属和在构成绝缘薄膜的材料中所包含的硅组成的。因此，该导通部分具有相对低的电阻，并该通态电阻远低于预期的数值。因此，在为了编程各电极间施加DC电压之后，不需要向耐熔件施加AC电流以便降低通态电阻。由于具有相对低的通态电阻，这种耐熔件适用于需以高运算速度进行运算的半导体集成电路。当夹在金属布线层之间绝缘薄膜例如非晶硅薄膜被用于构成一耐熔件时，在门阵列形成过程中另外仅需要一用于形成耐熔件一个的掩膜，并且这种耐熔件令人满意地与门阵列形成过程相一致；即由FPGA到GA的转变可以很容易地实现，这种耐熔件便利于多层布线技术的应用。逻辑单元和连线的构形与门阵列的构形相似，因此关于门阵列的设计知识直接适用于设计FPGA。

本发明的发明人通过对常规的耐熔件的试验发现，当为了进行运算将一预定电流提供到耐熔件时，已编程的耐熔件在预定的时间内开断，这一耐熔件是通过将包含Si的绝缘薄膜夹在金属电极之间形成的。如在图19(a)的常规断面图所示，当预定的电流提供到一已编程的耐熔件30时，如图19(b)所示，导通部分31在预定的时间内断开。如图19(a)所示，当耐熔件30被编程时，形成导通部分31，以便从一个金属电极朝另一电极以带锥度的圆柱形将金属电极连接起来。

图20表示当将模拟工作电流的AC脉冲电流经过已编程的耐熔件的金属电极提供到半导体集成电路上时，所测量的累积熔断率随时间的变化。在图20中，沿竖直轴向上表示测量的累积熔断率，沿水平轴向右表示测量的时间。由图20可以明显看出，累积熔断率随时间按指数变化率增加。

这种现象被认为是由于工作电流在导通部分中产生的焦耳热形成的高温下，由于导通部分收缩，在直径为几十纳米的基本上呈圆柱形的微小导通部分的对端引起的机械应力，或者是由于在导通部分产生的高热使该导通部分熔化所引起的。

此外还知道，当将高于一定量值的电流提供到已编程的耐熔件时，该已编程的耐熔件开断。图21表示通过已编程的耐熔件的测量电流随加在同一已编程的耐熔件的电压的变化，其中沿竖直轴向上表示测量的通过已编程耐熔件的电流(mA)，沿水平轴向右表示测量的加在已编程耐熔件上的电压(V)，(A)表示电阻区，(B)表示熔断区，(C)表示重编程区。

在通过耐熔件的电流很低的区域，即电阻区(A)，电流随电压线性变化，耐熔件呈电阻电特性。在电流增加超过一界值的熔断区(B)，电流随电压非线性变化，最后，耐熔件开断并电流迅速明显下降。在跨接在耐熔件上的电压进一步增加的重编程区域(C)，金属电极再次连通，该耐熔件变为低电阻回路。

图22是已重新编程的耐熔件的数量的直方图，其中沿竖直轴向上表示测量的重编程的耐熔件的数量，沿水平轴向右表示测量的重编程电压(伏)。由图22明显可见，有效的重编程电压例如在1到2伏范围内，或不低于2伏。在这样一种范围内，不可能利用编程系统、耐熔件的结构或耐熔件的材料来控制重编程电压；即不可能预测耐熔件一旦开断是否将会再次变为导通以便形成一低电阻回路，或者耐熔件一旦开断是否将会利用施加在耐熔件上的电压而被重编程。

因此，流经耐熔件的电流必须低于该引起耐熔件开断的电流，即必须降低半导体集成电路的工作电流，并且因此耐熔件妨碍提高半导体集成电路的运算速度。

本发明已经考虑到这些问题，因此本发明的一个目的是提供能够提高具有耐熔件的半导体集成电路的熔断电流的技术，该耐熔件是通过将绝缘薄膜夹在金属电极之间而形成的。

本发明的另一个目的是提供能够延长具有耐熔件的半导体集成电路器件的熔断时间的技术，该耐熔件是通过将绝缘薄膜夹在金属电极之间形成的。

本发明的再一个目的是提供能够提高具有耐熔件的半导体集成电路器件的运算速度的技术，该耐熔件是通过将绝缘薄膜夹在金属电极间而形成的。

结合附图，通过如下介绍使本发明的上述和其它目的、特征和优点将变得更加明显。

在本发明的第一模式中，制造具有耐熔件的半导体集成电路器件的方法，为了对该半导体集成电路器件编程，包含的步骤是AC电压加在用于编程的耐熔件上，经过耐熔件的导通部分提供AC电流，以便提高导通部分的机械强度，该耐熔件每个都具有：形成在半导体基片上的下金属电极、在下金属电极上形成的绝缘薄膜和在绝缘薄膜上形成的上金属电极。

在本发明的第二种模式中，制造具有耐熔件的半导体集成电路器件的方法，为了对该半导体集成电路器件进行编程，包含的步骤是：向用于编程的耐熔件施加DC电压，并向该耐熔件施加AC电压，以便通过耐熔件的导通部分提供AC电流，以便增强导通部分的机械强度，该耐熔件每一个都具有：形成在半导体基片上的下金属电极、在下金属电极上形成的绝缘薄膜和形成在绝缘薄膜上的上金属电极。

制造半导体集成电路器件的方法提供AC电流通过在耐熔件的下电极和上电极之间的导通部分，使得AC电流交替地从下电极朝上电极和从上电极朝着下电极流经该导通部分，以便利用绝缘薄膜和由下电极和上电极提供的金属彼此进行化学反应形成材料的导通部分。因此，可以增加在上电极侧和下电极侧的导通部分的对端的直径，以防止由于在其中产生的热量使导通部分收缩和熔化，并因此可以使导通部分的机械强度增强。因此，耐熔件的熔断电流可以提高，耐熔件的熔断时间可以延长。

由于根据本发明的制造半导体集成电路器件的方法提高了耐熔件的熔断电流，半导体集成电路器件的工作电流可以提高，并且因此可以提高半导体集成电路的运算速度。

图1是在用于构成半导体集成电路器件的本发明的一优选实施例中的，要利用制造半导体集成电路器件的方法进行处理的一个半导体芯片的平面图；

图2是图1所示的半导体芯片在编程之后的平面图；

图3是一耐熔件的电路图；

图4是一耐熔件的典型断面图；

图5是图4中的耐熔件的基本部分的典型断面图；

图6是图1中的半导体芯片的局部断面图；

图7是图1中的半导体芯片的局部断面图；

图8是编程前的耐熔件的基本部分的局部断面图；

图9是编程用的DC电压的波形图；

图10是编程后的耐熔件的断面图；

图11是用于解释通过编程使耐熔件的导通部分形成的过程的辅助断面图；

图12是编程后用于解释耐熔件的通态电阻的辅助图；

图13是编程后施加在耐熔件上的AC电压的波形图；

图14是用于解释当将AC电压施加到时，在耐熔件中的导通部分的形成过程的辅助断面图；

图15是用于解释在编程之后熔断电流区域与施加到耐熔件上的AC电压依存关系的辅助图；

图16是用于解释在编程后将AC电压施加到耐熔件的作用的辅助图；

图17是用于解释在编程后累计熔断率对施加到耐熔件上的AC电压的依存关系的辅助图；

图18是用于解释在编程后，当将AC电压施加到耐熔件时的耐熔件的通态电阻的辅助图；

图19(a)和(b)是用于解释当仅向耐熔件施加DC电压时，导通部分熔断的辅助断面图；

图20表示当仅向耐熔件施加DC电压时，当预定电流流经耐熔件时的累积熔断率变化。

图21表示通过耐熔件的电流随向耐熔件施加的电压的变化关系；

图22表示当预定的电压加到耐熔件时的重编程的耐熔件数量。

在用于构成一半导体集成电路器件的本发明的一优选实施例中，要利用制造半导体集成电路器件的方法处理的一半导体芯片具有例如现场可编程阵列(FPGA)。该FPGA是一用于构成预期的半导体集成电路的门阵列，该电路具有形成在半导体基片上的并利用所形成的导电的程序单元使之连接起来的各逻辑单元。

参阅图1，其以平面图形式表示具有形成在半导体基片上的FPGA的半导体芯片1，若干I/O电路单元2沿半导体芯片1的周边配置。在每个I/O电路单元2中形成有未予表示的输入电路、输出电路或I/O电路。

输入电路适于从外部器件向形成在半导体芯片1上的半导体集成电路输入信号。输出电路将在半导体芯片1中产生的信号传输到外部电路，沿长传输线传输不会引起信号衰减。输入电路、输出电路和I/O电路例如是互补的金属氧化物半导体电路(CMOS电路)。

每个I/O电路单元2设有一焊接片3，焊接线(未表示)电连接到其上。每一焊接线是一细金属线，用于将半导体芯片1的半导体集成电路连接到外部电路上。

在半导体芯片1的半导体基片的主表面的中央区域中沿竖直方向交替地配置逻辑单元区4和耐熔件区5。如图2所示，在每个逻辑单元区4中形成若干逻辑单元4a。

逻辑单元4a是一种基本的门电路，例如NAND电路、NOR电路或异—OR电路，或者相当大的逻辑电路，例如触发器电路或移位寄存器电路。

在每个耐熔件区5形成若干耐熔件6，以及在区5延伸有用于将耐熔件6和逻辑单元区4的逻辑单元相连接的连线7。耐熔件区5还用作布线区。如图2所示，逻辑单元4a1和4a2通过耐熔件6a和连线7而电连接。逻辑单元4a2和4a3通过耐熔件6b和连线7而电连接，以形成图3所示的电路。

耐熔件6是一个程序单元，具有的各电极夹一绝缘薄膜。各电极通过以电方式破坏耐熔件6的绝缘薄膜进行电连接，以便电连接到各逻辑单元上。

如图3所示，耐熔件6形成在彼此垂直交叉的连线7a和7b的交叉点处。连线7a和7b用于将各个逻辑单元区4的各个逻辑单元4a电连接。

连线7a电连接到逻辑单元4a的MOS场效应晶体管(MOS.FET)和一编程连接端9a。DC电压和AC电压提供到编程连接端9a，这将在下文介绍。

为了编程将例如为12伏的DC电压和AC电压的峰值电压加到编程连接端9a。在这一实施例中，术语“编程”意指通过使在所有耐熔件6之中的预期的耐熔件6形成预期电路的操作，该耐熔件6在进行对半导体芯片1导通编程之前是不导通的。

连线7b电连接到逻辑单元4a的MOS·FET 8b上和经过电阻R(例如为1千欧)连接到接地端9b。

图4和图5以断面图形式分别表示在编程以后围绕耐熔件6和耐熔件6的导通部分的半导体芯片1的一部分。图6和图7以断面图形式分别表示半导体芯片1的MOS·FET 8a和8b。

半导体芯片1的半导体基片9例如为一P型硅(Si)单晶，并且例如为二氧化硅(SiO₂)的场绝缘薄膜10在半导体基片9的上表面之上形成。如图4所示，耐熔件6形成在场绝缘薄10上。

耐熔件6包含：在场绝缘薄膜10之上形成的下电极6a、形成在重叠在下电极6a上的布线层中的上电极6b以及夹在下电极6a和上电极6b之间的绝缘薄膜6c。

下电极6a具有下金属层6a1和在下金属层6a1之上形成的上金属层6a2。下金属层6a1例如为厚度范围处在大约7000到8000埃之间的铝(Al)膜。上金属层6a2是钛/钨(TiW)膜，其厚度大到足以抑制构成下金属层6a1的Al迁移到绝缘薄膜6c中，例如为大约1500埃。

上电极6b具有：在绝缘薄膜11b之上沉积的下金属层6b1和在下金属层6b1之上沉积的上金属层6b2。下金属层6b1例如由与构成下电极6a的上金属层6a2的相同材料构成，并且其厚度与上金属层6a2相同。上金属层6b2例如由与构成下电极6a的下金属层6a1的材料相同的材料构成，并且其厚度与下金属层6a1相同。

构成金属层6a2和6b1的材料不必限于TiW，例如可以是钛(Ti)、钨(W)、钼(Mo)、钽(Ta)，与Si化合形成一种硅化物的一种金属，或者是上述金属中的某些成分的合金。连线7a和下电极6a和上电极6b的其中之一形成在同一层中，连线7b和另一电极形成在同一层中。由具有低电阻率的Al形成的连线7a和7b降低了分布延迟(CR常数)。

覆盖上电极6b的绝缘薄膜11b和绝缘薄膜11c例如由SiO₂构成。

绝缘薄膜6c例如由非晶硅(a—Si)构成，厚度范围约为80纳米到150纳米。绝缘薄膜6c可以由不同于a—Si的任何适宜材料构成，例如绝缘薄膜6c可以是单层的硅化物薄膜，例如SiO₂、SiN或SiC或者由这些硅化物中的某些成分构成的至少两层薄膜构成的多层薄膜。

绝缘薄膜6c形成在一形成在绝缘薄膜11b的连通孔道12a的侧表面和底表面上，形成在连通孔道12a的底表面上方的该绝缘薄膜6c的一部分与下电极6a的金属层6a2相接触。连通孔道12a朝着底部形成锥度，以便改进绝缘薄膜6c的覆盖。连通孔道12a的大端的直径R例如大约为1.2微米，连通孔道12a的深度例如1.2微米。

耐熔件6的下电极6a和上电极6b在绝缘薄膜6c中的，与连通孔道12a底部的周边相对应的导通区A中进行电连接。如图5所示，将金属层6a2和6b1电连接的导通部分6d形成在绝缘薄膜6c的导通区域A。

导通部分6d由硅化钨(WSi)构成，基本上呈圆柱形。在这一实施例中，导通部分6d的对端即连接到金属层6a2和6b1的对端，其直径稍大于中间部分的直径。

导通部分6d的热收缩和熔化可以被防止，导通部分6d具有的机械强度大于常规的耐熔件的导通部分的机械强度，导通部分6d的熔断电流高于常规耐熔件的导通部分的熔断电流，导通部分6d的熔断时间长于常规的耐熔件的导通部分的熔断时间。

熔断电流是一最大值电流，当逐渐增加流经导通部分6d的电流时，在该电流下导通部分6d熔断。熔断时间是当预定电流流经导通部分6d时，在导通部分6d熔断之前的持续时间。

如图6所示，形成在被场绝缘薄膜10所环绕的元件形成区的和形成在半导体基片9上的薄膜10例如是一n沟道MOS·FET8a。

该MOS·FET 8a具有：一对形成在半导体基片9的表面中的隔开的半导体区域8a1和8a1、形成在半导体基片9的上表面上的门绝缘薄膜8a2，以及形成在门绝缘薄膜8a2上的门电极8a3。

半导体区8a1例如掺入磷(P)或砷(As)即n型寻质。每个半导体区域8a1的内侧部分轻微掺杂，而其外侧部分则重掺杂，以便形成轻掺杂的漏极(LDD)结构。

门绝缘薄膜8a2例如是由SiO₂构成的，门电极8a3例如是由低电阻的多晶硅构成的，以及用于构成LDD结构的侧壁13是在它的侧表面上形成的。侧壁13例如是由SiO₂构成的。

门电极8a3通过形成在绝缘薄膜11A中的连通孔道12b电连接到在绝缘薄膜11a上形成的第一层连线14a上。该第一层连线14a经过在绝缘薄膜11b中形成的连通孔道12c电连接到第二层连线14b上。第一层连线14a和下电极6a(图4)形成在同一布线层，即第一层连线14a由金属层6a1和6a2构成。第二层连线14b和上电极6b(图4)形成在同一布线层；即第二层连线14b由金属层6b1和6b2构成。例如由SiO₂构成的绝缘薄膜11b淀积在绝缘薄膜11b之上，以便覆盖第二层连线14b。

如在图7所示，形成在由场绝缘薄膜10所环绕的元件形成区的和形成在半导体基片9上的元件例如是一n沟道MOS·FET 8b。

该MOS·FET 8b具有：一对在半导体基片9的表面中形成的隔开的半导体区域8b1和8b1、形成在半导体基片9的上表面上的门绝缘薄膜8b2、以及在门绝缘薄膜8b2上形成的门电极8b3。

半导体区8b1例如用n型杂质例如P或As掺杂。每个半导体区8b1的内侧部分轻掺杂，其外侧部分重掺杂，以便形成一种LDD结构。

半导体区域8b1的其中之一经过形成在绝缘薄膜11a中的连通孔道12d电连接到形成在绝缘薄膜11a上的第一层连线14a，同时另外一个半导体区域8b1经过形成在绝缘薄膜11a中的连通孔道12e电连接到形成在绝缘薄膜11a上的第一层连线14a。

门绝缘薄膜8b2例如由SiO₂构成，门电极8b3例如由低电阻的多晶硅构成。侧壁13形成在门电极8b3的侧表面上，以便形成一LDD结构。

下面参阅附图8到11，将介绍对本实施例中的FPGA进行编程的方法。图8是在编程前的耐熔件6的导通区A的断面图。在这个阶段，在绝缘薄膜6c中没有形成任何导通部分。

编程端9a和接地端9b(图3)连接到一DC电源，以便提供DC脉冲电压加到耐熔件6上，其峰值电压范围例如大约10到12伏，其脉冲宽度例如为10毫秒，如图9所示。

那么，围绕连通孔道12a的底部的周边的绝缘薄膜6c的相对弱的部分被破坏，同时电流从下电极6a通过被破坏的部分朝着上电极6b流动。

当电流流动时，产生焦耳热以及电流的通道被加热到1000℃或其以上的高温，包含在下电极6a或上电极6b中的W迁移进入绝缘薄膜6c，W与绝缘薄膜6c的Si化合，形成硅化物例如WSi₂的导通部分6d1，如图10所示。

应当研究导通部分6d1的形成，以便其以基本上为圆柱形而带有锥度，且例如从金属层6b1的一侧上的一端朝着金属层6a2侧的另一端，将金属层6a2和6b1相互连接起来。

根据本发明的发明人所作的研究，应当考虑当将DC脉冲电压施加到耐熔件6上时，由金属层6b1朝向金属层6a2的电子迁移，如图11中的箭头所示，以及围绕着金属层6b1底部的周边产生的电场集中，使得在金属层6b1底部的周边处W与Si的化学反应速率高于其它部分。

图12表示在编程后所测量的耐熔件的通态电阻，其中沿竖直轴向上表示测量的耐熔件的数量，沿水平轴向右表示测量的通态电阻。由图12明显看出，耐熔件的通态电阻为200欧或其以下。由于耐熔件的通态电阻足够低，不需要向耐熔件施加任何AC电压以降低通态电阻。

然后，将编程端9a和接地端9b(图3)连接到AC电源，以便将峰值电压约-12伏和+12伏，脉冲宽度例如约为10微秒的AC脉冲电压施加到耐熔件6上，如图13所示。

然后，AC电流流经在下电极6a和上电极6b之间的绝缘薄膜6c的导通部分6d1，由于AC电流产生的焦耳热使AC电流的通道被加热到1000℃或其以上的温度，并因此在绝缘薄膜6c中形成例如由WSi₂构成的基本上呈圆柱形的导通部分6d，如图5所示。

导通部分6d的直径大于由于编程形成的导通部分6d1的直径，并且导通部分6d的对端的各自直径大于其中部的直径。根据本发明的发明人所作的研究，应当考虑当AC电压施加到耐熔件6上时，以交替方式从下电极6a朝向上电极6b流动电流和从上电极6b朝向下电极6a流动电流，以及因此电子周期性地交替地沿图14中箭头E所示相反的二方向流动。

因此，通过由下电极6a和上电极6b两者提供的金属和绝缘薄膜6c的Si的化学反应形成导通部分6d，该导通部分6d相对较粗，金属和Si化合反应的过程在导通部分6d的对端处加速，即在下电极6a侧上的导通部分6d一端和在上电极侧上的导通部分6d的另一端处加速。

图15表示，在耐熔件6上施加AC脉冲电压提高了耐熔件6的熔断电流，其中沿竖直轴向上表示测量的由于熔断电流所断开的耐熔件的数量，沿水平轴向右表示测量的熔断电流。仅利用DC脉冲电压(空白长条(D))编程的耐熔件的熔断电流其范围大约6至10毫安。

另一方面，通过8毫安的AC脉冲电流的耐熔件的熔断电流(以向右倾斜的斜线表示影线的带影线长条(C))的范围大约为7到16毫安，通过12毫安的AC脉冲电流的耐熔件的熔断电流(以向左倾斜的斜线表示的影线的带影线的长条(B))的范围大约为13到16毫安，以及通过14毫安的AC脉冲电流的耐熔件的熔断电流(实涂长条(A))的范围为大约15到25毫安，如图15所示。

图16表示通过利用预定的电压扫描耐熔件所测量的耐熔件电流—电压特性，其中沿竖直轴向上表示测量的通过耐熔件的电流，沿水平轴向右表示测量的施加到耐熔件上的电压，曲线(A)用于表示AC编程的耐熔件，曲线(B)用于表示DC编程的耐熔件。由图16可以明显看出，AC编程的耐熔件的熔断电流为DC编程的耐熔件的两倍或其以上。

图17表示熔断的耐熔件的累积数对通过熔断电流的样本耐熔件的总数的比率的变化，其中沿竖直轴向上表示测量的累积数的比率，沿水平轴向右表示测量的熔断电流，涂实的圆表示仅利用DC编程的已编程耐熔件，空白的圆表示利用13.7毫安的AC电流进行AC编程的耐熔件，空白菱形表示利用12.2毫安的AC电流进行AC编程的耐熔件以及空白三角形表示利用7.7毫安的AC电流进行编程的耐熔件。

在图17中，在B点表示的是当工作电流为12毫安时的耐熔件6的熔断电流。由图17可以明显看出，大约99.9％的仅利用DC编程的样样耐熔件熔断，并且在向耐熔件施加DC电压之后再通过例如为7.7毫安的AC电流的耐熔件6的熔断比率仅为0.01％。

已经发现，通过耐熔件6的AC脉冲电流的通道降低了耐熔件6的通态电阻。图18表示耐熔件6的通态电阻随通过耐熔件6的AC脉冲电流的变化，是通过测量确定的，其中沿竖直轴向上表示测量的在向耐熔件6施加AC脉冲电压之后的耐熔件的通态电阻，沿水平轴向右表示测量的通过耐熔件6的AC脉冲电流。由图18可以明显看出，在AC脉冲电流已经通过耐熔件6的耐熔件6的通态电阻是在通过AC脉冲电流之前的耐熔件6通态电阻的大约1/2到1/3。

因此，这一实施例具有如下的效果：

(1)当AC电流通过连通耐熔件6的下电极6a和上电极6b的导通部分6d1时，电流沿相反的二个方向交替地通过导通部分6d1，借此，通过由下电极6a和上电极6b提供的金属与包含在绝缘薄膜6c中的Si相互进行化学反应所产生的物质形成导通部分6d1。因此，导通部分6d相对较粗，接近下电极6a和上电极6b处的导通部分6d1的对端的直径大于导通部分6d1的中间部分的直径，这是因为在导通部分6d1的对端处的硅化过程比其其它部分进行得更快，由于在导通部分6d中产生的热引起的导通部分的收缩和熔化可以被防止，因此可以增强导通部分6d的机械强度。

(2)由于该耐熔件具有在(1)中所述的优点，耐熔件6的熔断电流可以提高并且耐熔件6的熔断时间可以延长。

(3)由于耐熔件6的熔断电流能够增加。半导体集成电路器件的工作电流可以增加，因此，半导体集成电路器件的运算速度可以提高。尽管在介绍实施例中使用的术语“编程”限定为向耐熔件施加DC电压，“编程”也可以限定为向耐熔件施加DC电压和施加AC电压这两者。

尽管以优选方式已对本发明作了介绍，本发明并不限于将它实际应用到这里详细说明的实施例中，在不脱离本发明的保护范围和构思的情况下，其中可以进行很多改变。

例如尽管是在利用其中所介绍的实施例的电压对耐熔件进行编程之后向耐熔件施加AC电压，可以通过向耐熔件施加AC电压使耐熔件被编程，被编程的耐熔件的导通部分的机械强度由于通过耐熔件的导通部分的AC电流的通过而可以提高。

尽管本发明是针对FPGA介绍的，本发明还适用于辅助电路(relief circuit)，PROM(可编程ROM)、一种用于内部补偿的电路等。

在一辅助电路中，各耐熔件包括在一用于更换半导体集成电路器件的电路，作为预先形成在半导体芯片上的备用电路的开关配置中。在PROM中，耐熔件用作存储单元。

在内部补偿电路中，可以利用本发明对耐熔件进行处理，以改变导通的耐熔件的数量和改变电路的连接，以便确定CR电路的时间常数和调节电源电路的供电电压。

Claims (14)

1.一种用于制造半导体集成电路器件的方法，包含的步骤是：

准备一具有主表面的半导体基片，所述半导体基片具有：由金属构成的，形成在所述主表面上的下电极、由金属构成的，形成在所述下电极上的上电极以及在所述下电极和所述上电极之间形成的绝缘薄膜，

所述下电极、所述上电极、所述绝缘薄膜构成一耐熔元件；以及

通过在所述下电极和所述上电极之间施加AC电压对所述耐熔元件进行编程，

在对所述耐熔元件进行编程的步骤中，在所述绝缘薄膜中形成一导通部分，这是由于使AC电流通过所述导通部分形成的，使得所述导通部分的机械强度增强。

2.一种用于对半导体集成电路器件的耐熔元件进行编程的方法，包含的步骤是：

准备一具有主表面的半导体基片，所述半导体基片具有：由金属构成的，形成在所述主表面上的下电极、由金属构成的，在所述下电极上形成的上电极、以及在所述下电极和所述上电极之间形成的绝缘薄膜，

所述下电极、所述上电极和所述绝缘薄膜构成一个耐熔元件；

通过在所述上电极和所述下电极之间施加DC电压，在所述绝缘薄膜中形成一导通部分；以及

在所述上电极和所述下电极之间施加AC电压，使一AC电流通过所述耐熔元件，以便提高所述导通部分的机械强度。

3.一种用于制造半导体集成电路器件的方法，包含的步骤是：

准备一具有主表面的半导体基片，所述半导体基片具有：由金属构成的，形成在所述主表面上的下电极、由金属构成的，形成在所述下电极上的上电极，以及形成在所述下电极和所述上电极之间的绝缘薄膜，

所述下电极、所述上电极、所述绝缘薄膜构成一耐熔元件；以及

通过在所述下电极和所述上电极之间施加AC电压对所述耐熔元件进行编程，

在对所述耐熔元件编程的所述步骤中，在所述绝缘薄膜中形成一个导通部分，

在对所述耐熔元件进行编程的所述步骤中，使AC电流通过该导通部分，以便相对于导通部分的中间部分的直径，增加接近下电极和上电极的导通部分的对端的各个直径。

4.一种用于制造半导体集成电路器件的方法，包含的步骤是：

准备一具有主表面的半导体基片，所述半导体基片具有：(1)形成在所述主表面上的MISFET，(2)形成在所述MISFET和主表面上的第一绝缘薄膜，(3)形成在所述第一绝缘薄膜上的第一金属连线层，(4)第二绝缘薄膜，其形成在所述第一绝缘薄膜和所述第一金属连线层上并具有第一开孔，以及(5)形成在所述第二绝缘薄膜上的第二金属连线层，

所述第一金属连线层包括下电极和第一连线，该第一连线电连接到所述MISFET的栅极和源极/漏极区域，

所述第二金属连线层包括上电极和第二连线，各第二连线电连接到所述第一连线，

所述半导体基片还具有绝缘薄膜，其形成在所述下电极和所述上电极之间，在所述第一开孔中，

所述上电极、所述绝缘薄膜、所述下电极构成一耐熔元件；以及

通过在所述下电极和所述上电极之间施加AC电压对所述耐熔元件进行编程，

在对所述耐熔元件编程的步骤中，使AC电流通过在所述绝缘薄膜中形成的所述导通部分，以便提高所述导通部分的机械强度。

5.根据权利要求1所述的制造半导体集成电路器件的方法，其中所述下电极和所述上电极中的每一个分别包含Ti、W、Mo、Ta以及能与硅化合构成硅化物的金属中的一种金属，

其中所述的绝缘薄膜是由非晶硅、二氧化硅、氮化硅、碳化硅以及含硅的化合物中的一种构成的，

其中所述导通部分含有这些金属之一和硅构成的硅化物。

6.根据权利要求2所述的对半导体集成电路器件的耐熔元件进行编程的方法，其中所述下电极和所述上电极中的每一个电极分别含有Ti、W、Mo、Ta以及能与硅化合形成硅化物的金属中的一种金属。

其中所述绝缘薄膜由非晶硅、二氧化硅、氮化硅、碳化硅以及含硅的化合物中的一种构成，

其中的所述导通部分含有这些金属其中之一和硅所构成的硅化物。

7.根据权利要求3所述的制造半导体集成电路器件的方法，其中所述下电极和所述上电极中的每一电极分别含有Ti、W、Mo、Ta和能与硅化合形成硅化物的金属之中的一种金属，

其中所述的绝缘薄膜由非晶硅、二氧化硅、氮化硅、碳化硅以及含硅的化合物中的一种构成，

其中所述导通部分含有这些金属之一与硅化合的硅化物。

8.根据权利要求4所述的制造半导体集成电路器件的方法，其中所述下电极和所述上电极中的每一电极分别含有Ti、W、Mo、Ta和能与硅化合形成硅化物的金属中的一种金属，

其中所述绝缘薄膜是由非晶硅、二氧化硅、氮化硅、碳化硅和含硅化合物中的一种构成的，

其中所述导通部分含有这些金属之一与硅化合的硅化物。

9.根据权利要求4所述的制造半导体集成电路器件的方法，其中的逻辑单元是由所述MISFET构成的，

其中所述的耐熔元件位于所述逻辑单元之间，

其中所述耐熔元件、所述第一连线和所述第二连线在所述逻辑单元之间进行电连接。

10.根据权利要求4所述的制造半导体集成电路器件的方法，其中所述第一金属连线层是由第一铝薄膜和第一金属薄膜构成的，该第一金属薄膜是在所述第一铝薄膜上形成的，

其中所述第二金属连线层是由第二金属薄膜和第二铝薄膜构成的，该第二铝薄膜在所述第二金属薄膜上形成，

其中所述第一金属薄膜和所述第二金属薄膜含有能与硅化合构成硅化物的金属，

其中所述绝缘薄膜含有硅，

其中所述绝缘薄膜夹在所述第一金属层和所述第二金属层之间。

11.根据权利要求10所述的制造半导体集成电路器件的方法，其中所述第一金属薄膜的形成厚度大到足以抑制构成第一金属铝薄膜的铝迁移进入所述绝缘薄膜。

12.根据权利要求11所述的制造半导体集成电路器件的方法，其中所述第一金属薄膜的厚度大约为150纳米。

13.根据权利要求5所述的制造半导体集成电路器件的方法，其中所述的半导体集成电路器件是门阵列，

其中所述门阵列构成预定的逻辑电路，

其中所述的逻辑电路包含，若干所述的逻辑单元和将所述逻辑单元相互连接的连接通道，

其中所述连接通道是导通的耐熔元件和未导通的耐熔元件的组合。

14.根据权利要求6所述的对半导体集成电路器件的耐熔元件进行编程的方法，其中所述的半导体集成电路器件是门阵列，

其中所述的门阵列构成一预定的逻辑电路，

其中所述逻辑电路包含若干所述逻辑单元和将所述逻辑单元相互连接的连接通道，

其中所述连接通道是所述导通的耐熔元件和未导通的耐熔元件的组合。

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