CN112329363B - 三维集成电路缺陷聚簇容错结构及其聚簇故障容错方法 - Google Patents

Abstract

本发明公开了一种三维集成电路缺陷聚簇容错结构，用于3D‑IC设计的分层的、可靠的和重构的缺陷聚簇感知的架构R2CA。考虑方位、几何和生命周期的抽象层提出TSV缺陷聚簇感知设计。首先，在方位层，与当前先进的使用相邻或远处的冗余TSV进行重布线的架构不同，作者引入了基于最小顶点覆盖的有向重布线方法对缺陷TSV重布线。该重布线过程通过引入TSV分组实现缺陷的分类。组(Bin)号定义为与之相邻的缺陷TSV的总数。有缺陷的TSV通过其相邻的具有最小编号的无缺陷的TSV(最小的组)最小化TSV缺陷聚簇效应完成重布线。该架构可以容错多个缺陷，通过考虑无冗余TSV架构的方位、几何结构和生命周期，解决了TSV缺陷聚簇效应。

Description

三维集成电路缺陷聚簇容错结构及其聚簇故障容错方法

技术领域

本发明属于半导体技术领域，更具体地，本发明涉及一种三维集成电路缺陷聚簇容错结构及其聚簇故障容错方法。

背景技术

CMOS和三维集成电路(3D-IC)技术正在向更高的晶体管密度、更小尺寸封装和更低的连接延迟方向发展。3D-IC硅通孔(TSV)技术是垂直的层间连接，它可以减少互连的长度，因此能提高系统性能。使用3D-IC技术，可以实现诸如逻辑、存储、模拟器件、射频电路、处理器与微机电系统等异构技术的集成，其中逻辑堆叠或逻辑存储堆叠使用常规的和冗余TSV实现。由于热应力与电迁移导致的TSV裂缝、TSV与着陆接垫间的分片以及开路短路等缺陷，在大规模处理或现场操作之前，必须解决关于良率与可靠性的一些相关问题。

3D-IC设计的可靠性被现场操作和制造中的缺陷和热应力所影响，反过来其也会降低良率。Zhao等人提出了一种用于对常规和冗余的TSV分组算法以提高良率。在文献中，引入了一种在线容错技术，借助于冗余TSV检测、布线和恢复单元，达到了4％-18.8％的面积负载。但是，文献没有考虑缺陷聚簇效应，该效应在影响3D-IC的可靠性和良率方面发挥有重要作用。Jiang等人提出了一种可重构的场内修复框架以提高TSV阵列失效的平均时间，并通过远距离的冗余TSV和重布线解决了缺陷聚簇的TSV。通过冗余TSV的使用，保证了面积和时间负载处于较低水平。Lo等人提出了一个基于环形的冗余TSV架构以解决缺陷聚簇效应，并且和Jiang等人提出的方案相比，其以较低的面积负载实现了更高的良率。通过在阵列的边缘和角落放置了冗余TSV以解决缺陷聚簇效应。在基于TSV的3D-IC的晶片层叠之间，缺陷径向聚簇效应会导致在边缘和角落处出现更多的缺陷。

发明内容

本发明提供了一种三维集成电路缺陷聚簇容错结构，旨在改善上述问题。

本发明是这样实现的，一种三维集成电路缺陷聚簇容错结构，所述结构包括：

裸片1及裸片2，位于裸片1与裸片2之间的TSV阵列，由n个TSV组成；

裸片1由TDMA模块、重配置模块1及测试模块1组成，裸片2由测试模块2及重配置模块2组成；

TDMA模块包括：设有n个输入端的选择器1，输入端连接各TSV的信号输入端，输出端与选择器2的输入端连接，选择器2的另外两个输入端分别与测试模式模块及测试模式反向模块连接，输出端与分配器1的输入端连接，分配器1上设有n个输出端；

当测试模式模块(Testmode)输出信号为1，表示当前处于测试模式，当测试模式模块输出的信号为0，则表示当前处于功能模式；当测试模式反向模块(Testmodebar)输出的信号为1，则将Testmode的输出信号进行反向，若Testmode的输出信号为1，则反向后的输出信号为0，当测试模式反向模块(Testmodebar)输出的信号为0，则将Testmode的输出信号保持不变。

重配置模块1包括：配置给每个TSV的选择器Ⅰ及选择器Ⅱ，其中，选择器Ⅰ的输入端与自身TSV在分配器1上的输出端连接，选择器Ⅱ设有m个输入端，分别与自身TSV周边m个TSV在分配器1上的输出端连接，选择器Ⅱ的输出端与选择器Ⅰ的另一输入端连接；

测试模块1包括：配置给每个TSV的分配器Ⅰ，分配器Ⅰ的输入端与自身TSV的选择器Ⅰ的输出端连接，分配器Ⅰ的输出端与自身TSV的输入端连接，以及分配给每个TSV的pmos管，pmos管与自身TSV的分配器Ⅰ连接，所有pmos管均与状态寄存器连接；

测试模块2包括：配置给每个TSV的nmos管，通过对应TSV与自身的pmos管连接，

重配置模块2包括：配置给每个TSV的分配器Ⅱ及分配器Ⅲ，分配器Ⅱ的输入端与自身TSV的输出端连接，一个输出端与分配器Ⅲ的输入端连接，另一输出端与自身TSV的信号输出端连接，分配器Ⅲ上设有m个输出端，m个输出端与自身TSV周边m个信号TSV的信号输出端连接。

进一步的，当TSV位于TSV阵列的四个顶角，则m的取值为3，当TSV位于TSV阵列的边缘非顶角位置，则m的取值为5，当TSV位于TSV阵列中的剩余位置，则m的取值为8。

本发明是这样实现的，一种基于三维集成电路缺陷聚簇容错结构的聚簇故障容错方法，所述方法具体如下：

在TSV阵列中存在缺陷TSV时，检测故障TSV周边八个TSV的组号，TSV的组号为其周边八个TSV中的缺陷TSV个数值；

缺陷TSV的输入信号通过分配器1分配至其周边组号最小的无缺陷TSV对应的选择器Ⅱ，通过该选择器Ⅱ依次传输至最小组号无缺陷TSV、最小组号无缺陷TSV对应的分配器Ⅱ及分配器Ⅲ，通过分配器Ⅲ将输出信号输出至缺陷TSV的信号输出端。

本发明提出的三维集成电路结构具有如下有益效果：

1)引入了一个分层架构以解决TSV的缺陷聚簇问题，跟可修复单个缺陷相比，该架构可以容错多个缺陷；2)通过无冗余TSV架构的方位、几何结构和生命周期，解决了TSV缺陷聚簇效应；3)几何抽象层按架构可靠性进行建模，与已有的基础架构相比，其具有更高的可靠性，在一到十年的生命周期内可靠性达到27.3％-73.7％；4)相比于严格的重布线路径，本发明提出的基于最小顶点覆盖的有向重布线提供了可重构的路径，可提高良率。

附图说明

图1为本发明实施例提供的TSV阵列的位置分布示意图；

图2为本发明实施例提供的TSV所在组号的分布表；

图3为本发明实施例提供的不同位置TSV的重布线方向示意图；

图4为本发明实施例提供的重配置模块中的TSV互联示意图；

图5为本发明实施例提供的各重布线方向的编码；

图6为本发明实施例提供的缺陷TSV选择的重布线方向示意图；

图7为本发明实施例提供的裸片1中不同位置TSV的信号流向图，其中(a)表内部TSV，(b)表示边缘TSV，(c)表示顶角TSV；

图8为本发明实施例提供的R2CA结构中故障TSV的信号流向图；

图9为本发明实施例提供的高度缺陷聚簇和不可修复的TSV示意图；

图10为本发明实施例提供的不可修复TSV的下层可重布线路示意图；

图11为本发明实施例提供的由三个普通的TSV A，B，和C组成TSV系统示意图，其中(a)表示TSV系统中不存在冗余TSV，(b)表示TSV系统中存在一个冗余TSV，(c)表示TSV系统中存在两个冗余TSV，(d)表示TSV系统由多个功能性TSV组成；

图12为本发明实施例提供的TSV阵列示意图，其中(a)表示8x8的Router架构，(b)表示8x8的Ring架构；

图13为本发明实施例提供的不可修复试样对比图，(a)表示Router架构的不可修复样式，(b)表示Ring架构的不可修复样式。

具体实施方式

下面对照附图，通过对实施例的描述，对本发明的具体实施方式作进一步详细的说明，以帮助本领域的技术人员对本发明的发明构思、技术方案有更完整、准确和深入的理解。

本发明提出了一个用于3D-IC设计的分层的、可靠的和可重构的缺陷聚簇感知的架构R2CA。基于此论据，考虑方位、几何和生命周期的抽象层提出TSV缺陷聚簇感知设计。首先，在方位层，与当前先进的使用相邻或远处的冗余TSV进行重布线的架构不同，引入了基于最小顶点覆盖的有向重布线方法对缺陷TSV重布线。该重布线过程通过引入TSV分组(binning)实现缺陷的分类。分组(Binning)是基于组(Bin)号的分组。组(Bin)号定义为与之相邻的缺陷TSV的总数。有缺陷的TSV通过其相邻的具有最小组号的无缺陷的TSV(最小的组)最小化TSV缺陷聚簇效应完成重布线。架构几何层是第二抽象层，与基础架构中的固定路径形成对比，几何层具有可重构路径这一新的属性。架构几何层通过提出的可靠性分析方法进行评估。

3D-IC的特定问题与TSV失效密切相关。3D-IC中的发热和应力问题会导致上述的TSV失效，并影响3D-IC的良率和可靠性，如果采用TSV径向缺陷聚簇建模，上述问题将进一步加剧。基于设计时间和运行时间的系统方法可以提供用于TSV磨损可行的解决方案。设计时间方法通过引入冗余TSV和功能性TSV以容错缺陷TSV来解决3D-IC的可靠性问题。而运行时间方法涉及到通过缺陷TSV的相邻或远距离TSV进行重布线。

为了解决TSV缺陷的聚簇效应，在3D-IC设计的早期阶段，提出了利用冗余TSV的容错架构。可是，对于一个特定的设计，由于受到相邻的TSV和晶体管的阻止区以及TSV的尺寸(微米范围)限制，TSV的数量受到较大限制。

为了解决上面提到的关于良率和可靠性的挑战，本发明提出一种综合可靠和可重构且未使用冗余TSV的框架。本发明所提出的框架可平衡3D-IC的容错设计、可靠性、良率和性价比。

A.缺陷TSV的聚簇与分类

图1和图2阐释了TSV的分类，其中灰色圆圈表示边缘的TSV，黑色圆圈(不包括4个顶点上的黑色圆圈)表示内部的TSV，黑色十字叉代表缺陷的TSV。

在图1中，TSV(4,5)(其中X＝4，Y＝5)周围由于有8个有缺陷的TSV，因此被分类到第8组。相似地，TSV(4,3)被分类到第6组。其他的TSV也按其周围的缺陷TSV个数分别被分到相应的组中。在缺陷TSV聚簇效应中，所有的TSV都空间相关。一个有缺陷的TSV的出现都会增加其附近TSV出现缺陷的可能性，而不是随机增加所有的。最初由制造过程变化或在绑定阶段由于机械和热应力产生的缺陷都会对其周围的无缺陷TSV产生不利影响。一个有缺陷的TSV周边相邻的无缺陷TSV可能会延迟产生缺陷。如果这些可能延迟产生的缺陷在预绑定和burn-in测试中没有被检测出来，由于缺陷的聚簇和热负载，很可能会发展成致命缺陷。在重布线过程中我们通过选择具有最小组号的TSV，缺陷聚簇的不利影响可以被减弱。TSV的分组表明了出现在最小组号的组里的TSV是受缺陷分类影响最小的TSV，即跟出现在较大的组里的TSV相比，他们将来发展成延迟缺陷或致命缺陷的可能性更小。因此，在重布线过程中，可以利用分组技术。

B.TSV的有向重布线

图3阐释了TSV的有向重布线。比如，TSV(4,5)在图5中属于内部TSV，其在北、东北、东、东南、南、西南、西和西北方共有8个可重新布线的路径。TSV(8,2)属于边缘TSV，其有5个可重新布线的路径：北、南、西南、西和西北方。从上述描述中，可以推断出所有的TSV有至少3个到最多8个可重新布线的路径，其个数主要根据TSV的不同位置(边缘，角落和内部)和测试后生成的差错图确定。TSV缺陷的测试以测试模块的形式出现。如果TSV有缺陷，即测试模块获取的测试结果TR＝1，如果没有缺陷，则TR＝0，状态寄存器中的测试结果(Testresult，TR)也相应更新。因此，基于有向重新布线和分组技术，有缺陷的TSV通过在最小组号的组里的相邻无缺陷TSV实现重新布线。

C.提出架构的阐释

为了清晰阐释，图4给出了一组9个TSV。一个设计可能由m个常规TSV组成，其在设计阶段根据先进技术进行分组。根据TSV的数量，设计了TDMA模块(TDMAModule)和重配置模块(Re-configurable Module)。裸片1上的TDMA模块联合使用了一个公共传输通道，其有多个独立的消息源，消息源之间相互不干扰。例如图4中，输入信号a(TSV a)被分配到时隙1，输入信号b(TSV b)被分配到时隙2，等等，直到最后一个输入信号。然后它以一种重复的方式重新开始直到所有输入信号都被选择，然后时隙开始空出来，又可以被分配给其他输入信号。该TDMA模块也提供了必要的控制信号用于传输。TDMA模块由选择器(Mux)、分配器(Demux)、振荡器(Oscillator)和计数器(Counter)构成。输入可以被EN使能，信号线对应于每个TSV。当使能线EN激活为高电平时时钟是由振荡器产生。计数器接收时钟信号以产生选择器和分配器所需的选择信号。TDMA模块的选择器模块根据计数器提供的选择信号为每一个输入的TSV信号分配时隙。分配器根据选择信号线将输入信号线传输给重配置模块。重配置模块由多个选择器构成，通过无缺陷TSV完成信号的重布线。状态寄存器(StatusRegister)中的选择线对重配置模块进行配置(如图4和图5所示)，其输入信号来自于TDMA模块，图5为8个流向的编码。

D.分组和重布线的结合

为了方便更容易地理解本文提出架构，在图6中，同时展示了分组和定向重布线方法。一组包含有缺陷TSV(图6虚线边界以内)映射到如图4所示的架构。图6展示了随机分布的TSV，有缺陷的TSV和无缺陷的TSV基于相邻无缺陷TSV的个数进行的分类。在一组TSV(图6)中，“d,e和f”是有不同缺陷的，“a，b，c，g，h和i”是无缺陷的，但是在有缺陷的TSV影响范围以内。在无缺陷TSV的场合，使用正常路径，即图4中输入信号a通过正常路径(选择线TR＝0)到达重配置模块(如黑线直线所示)。详细的相互连接线如图7所示，并将在E节中讨论。相似地，“b，c，g，h和i”按照TDMA中生成的控制信号和状态寄存器中的选择线信号操作。有缺陷的TSV“d，e和f”通过选择相邻的周围具有最小组号的无缺陷TSV找到重新布线的路径。图6中，TSV d发现TSV a是具有最小组号的无缺陷TSV，便朝南方进行重布线，对输入信号d在重配置模块中的重布线过程也一样，通过TSV a，如图4所示。TSV f通过TSV b往西南方向重布线，如图4和图6所示。相似地，TSV e是有缺陷的，基于所提出的架构，状态寄存器在TR＝1时会更新，有向重路由DRR＝001，通过TSV i进行重布线，相同的过程如图4和图6所示。假设TSV i由于缺陷聚簇效应或者老化也成为有缺陷的，那么基于所提的架构，它会找到具有最小组号的TSV，然后更新状态寄存器进行重布线。因此，可重配置的路径可以覆盖已有架构的固定路径。

E.详尽的TSV互连

重配置模块中的详尽的TSV互连如图7所示。在图3中黑色圆圈的内部TSV的互连如图7(a)所示。例如，考虑图3中的TSV(4,5)。如果TSV(4,5)是无缺陷的，如图7(a)所示，信号通过选择器2使用正常路径。如果有缺陷，如图3和图7(a)所示，有8条可重布线的路径。每个内部的TSV为相邻的TSV提供可重布线的路径，如图7(a)中的选择器1所示。图3中显示为灰色圆圈的边缘TSV的相互连接如图7(b)所示。例如，考虑TSV(8,2)(图7)。如果TSV(8,2)为无缺陷的，如图7(b)所示，信号通过选择器2选择一个普通路径。如果有缺陷，如图3和图7(b)所示，其有5条可布线的路径。每个边缘TSV都为相邻TSV提供可重布线路径。图3中标注为黑色圆圈的顶点TSV的互连示意图如图7(c)所示。比如，考虑TSV(1,1)。如果TSV(1,1)无缺陷，信号通过选择器2选择正常路径。如果其有缺陷，如图3和图7(c)所示，有三条可重布线的路径。每个顶点TSV也为相邻TSV提供可重布线路径，如图7(c)中的选择器1所示。

F.R2CA架构信号流向阐释

所提架构的信号流向可以分为三类：1)测试模式，2)功能模式(a)无缺陷TSV和(b)有缺陷TSV的信号流向。为了方便阐释，考虑无缺陷的TSV a和有缺陷的TSV d，分别如图6和图8所示。

情况1：测试模式的信号流向

考虑图6中的TSVa，TSVb，TSVc，TSVd，TSVe，TSVf，TSVg，TSVh和TSVi。为方便阐释，在图8中只显示了TSV a和TSVd。考虑测试模式时Testmode＝1的TSV a。在选择器2的裸片1(图8中的Die1)，Testmodebar＝0作为输入，选择器2的选择线Testmode＝1。在重配置模块中，Testmodebar通过选择器5从分配器1到分配器2。首先，所有测试结果都被假定为Testresult＝0(为无缺陷TSV)。因此，选择器5的选择线为Testresult＝0.分配器2外的低电平激活信号(Testmodebar＝0)传输到PMOS并激活测试电路。然后，状态寄存器中的Testreslut开始更新。相似的，每个TSV被依次测试，因为计数器通过提供选择线给裸片1的分配器进行了时隙分配。

情况2.a：功能模式的无缺陷TSV信号流向

如图8所示，考虑无缺陷TSV a和其信号a。当计数器分配时隙给每个输入信号，裸片1上的信号a通过选择器1。当功能模式时Testmode＝0，信号a从选择器1到选择器2，稍后到达裸片1上的分配器1。当状态寄存器中的Testresult＝0，该无缺陷TSV信号a进入到重配置模块中的选择器5。然后当Testmode＝0时，TSV a信号到达裸片1上的分配器2，再然后传输到裸片2(图8中的Die2)上的分配器1，最终到达输出信号a。从裸片1上的状态寄存器到全局互连，裸片2上的分配器1的选择线为Testresult＝0。全局的TSV互连通过3D-IC所有的堆叠层并携带必要的控制信号。

情况2.b：功能模式的有缺陷TSV信号流向

如图8所示，考虑有缺陷的TSV d和其信号d。当计数器为每个输入信号分配时隙时，信号d进入到裸片1的选择器1。在功能模式时Testmode＝0，其从选择器1到达选择器2。然后，进入到裸片1上的分配器1。根据计数器分配的时隙，它应该进入到重配模块的选择器6。但TSV d是有缺陷的，状态寄存器中为缺陷的TSV d更新Testresult＝1。然后根据图5和图6，通过无缺陷的TSV a向南进行重布线。在图8中，来自于裸片1上的分配器1的信号d通过图5的选择线重布线到选择器3并传输到选择器5。当选择线为Testresult＝1时，信号从选择器5传输到裸片1上的分配器2。数据分配线上的选择线为testmode＝0，信号再传输到TSV-a。其传输到裸片2上分配器1，当裸片2上的分配器1的选择线为Testresult＝1，其从TSV-a传输到裸片2上的分配器3。从分配器3，重布线的信号到达目的地输出信号d，如图10灰色线所示。

G.高度缺陷聚簇与不可修复模式

图9为一种高度缺陷聚簇和不可修复的TSV示意图，其中某个缺陷的TSV不存在任何可重布线的路径。图9中的TSV(1,1)没有任何可重布线的路径，而阵列中其他的TSV存在可重布线路径。相似地，图9中的TSV(3,5)和TSV(8,5)也没有任何可重布线路径，阵列中其他TSV具有可重布线的路径。本文所提架构除了以上没有可重布线的路径的TSV外，可以修复其它所有缺陷的TSV。与Router和Ring架构相比，由于有向重布线的使用，所提架构R2CA可以修复更多的带有缺陷的TSV。在R2CA架构中，每个功能性的TSV都具备3-8个相邻的功能性TSV作为重布线路径，由于TDMA架构的使用，使得其具有更低的TSV负载，并且具备更多可修复的路径。相比较而言，Router和Ring架构只有当缺陷的TSV数量小于或等于冗余TSV数量时才能被修复。因此，如3-C节中的仿真结果所示的，R2CA比Router和Ring架构具有更高的良率。

这里可能存在一种情况，即缺陷的功能性TSV周围没有无缺陷的TSV，如图9中的边界方框所示(虚线格点)。针对这种情况，所提架构不能找到一条可重布线的路径。但是，基于帕累托分布的分析结论表明存在大于4个的缺陷TSV的密集缺陷很少发生。尽管如此，通过在下一层重布线的方法(图10)，而不向相邻TSV重布线(图3)，所提架构可以被扩展到上述情况，如图10所示。可是为了在容错架构层克服高度缺陷的TSV，会导致额外的成本增加，比如面积负载。

H.可靠性分析

一个TSV的可靠性定义为在特定时间内该TSV完成其所必须完成的功能的概率。如果TSV从t＝0开始工作，那么R(t)则表示TSV在时间t时正常工作的概率。如果假定一个TSV失效率为常数，那么这个TSV的可靠性遵从指数失效定律，见式(1)，其中λ为失效率。TSV的指数失效定律在文献中被经验验证，其通过不同的实验轨迹，不同制造商的TSV失效率拟合指数失效模型完成。

R_TSV(t)＝e^-λ(t) (1)

考虑如图11(a)所示的一个系统，其由三个普通的TSV A，B，和C组成。当系统正常工作时，这三个TSV也必须正常工作。因此，这种情况下的系统可靠性等于这三个TSV系统可靠性的乘积，如公式(2)所示，其中假设所有TSV都服从相同的如式(1)所示的可靠性模型并且相互独立失效。

Rsys(t)＝RTSVA(t)RTSVB(t)RTSVC(t)

Rsys(t)＝(RTSV(t))³ (2)

现在考虑如图11(b)所示的一个系统。这种情况下，有一个冗余的TSV_SI，只有当TSVA和C都工作时，系统才会正常工作；并且TSV B和TSV_SI不同时失效。因此，系统可靠性如式(3)，其中R^C(t)是TSV失效概率，即1-R(t)。这里系统可以允许TSV B失效，主要在于TSV _SI提供了一条可重布线的路径。因此，其可靠性被提高。

Rsys(t)＝RTSVA(t)(1-(R^CTSVB(t)R^CTSV S1(t)))RTSVC(t)

Rsys(t)＝(RTSV(t))²(1-(RCTSV(t))²)

Rsys(t)＝(RTSV(t))²(1-(1-RTSV(t))⁽ⁿ⁺¹⁾)，其中n＝1 (3)

现在考虑图11(c)所示系统，该情况下，TSV_B有两条可选的重布线路径(n＝2)，因此，系统可靠性如式(4)所示。

Rsys(t)＝(R_TSV(t))²(1-(1-R_TSV(t))⁽ⁿ⁺¹⁾)，其中n＝2 (4)

从以上讨论中，我们推广出一个具有K个常规TSV和L个冗余TSV的系统的失效率。要使系统正常工作，失效的常规TSV数量应该小于或等于冗余的TSV数量L。因此在最坏情况下，如果有L个有缺陷的TSV，推广方程如式(5)所示。

针对基于TDMA的可靠性分析，我们考虑图11(d)所示系统，其由多个功能性TSV组成，各自信号为a，b，c，d，e，f，g，h和i。根据所提出的R2CA架构，给一个TSV都以重复的方式被分配了一个时隙，如图11(d)所示。要使得所提架构正常工作，每个TSV应该在所分配的时隙内在不同的裸片间传输信号。对于本文基于TDMA的系统的可靠性分析，我们分为三类介绍，推导如下。

情况1：中间的TSV(图11(d))

例如，考虑中间的TSV-e，在分配的时隙5中带有信号e，如图11(d)所示。在该时隙中，剩余空闲的TSV可以被用作冗余的TSV以便重布线信号e。为了在裸片间传输信号e，图11(d)中的TSV不能同时都失效。该情况下，TSV-e的可靠性如式(6)所示，其中R^C(t)为TSV的失效概率，即1-R(t)。这里系统可以允许TSV-e失效，由于其具备n＝8条可选的重布线路径，分别为TSV-a，TSV-b，TSV-c，TSV-d，TSV-f，TSV-g，TSV-h和TSV-i。因此其可靠性可以被提高，如下式所示。

R_TSV-e(t)＝(1-(R^C _TSV-e(t)R^C _TSV-a(t)R^C _TSV-b(t)R^CTS_V-c(t)R^CTSVd(t)R^C _TSV-f(t)R^C _TSV-g(t)R^C _TSV-h(t)R^C _TSV-i(t))) (6)

从式(1)和式(2)，可得

R_TSV-e(t)＝((1-(R^C _TSV(t))⁹)

R_TSV-e(t)＝(1-(1-R_TSV(t))⁽⁸⁺¹⁾where n＝8

R_CENTER-TSV(t)＝(1-(1-R_TSV((t))⁽⁸⁺¹⁾)where n＝8 (7)

情况2：边缘TSV，图11(d)

例如，如图11(d)所示，考虑边缘TSV-f，在分配的时隙6中携带信号f。在该时间段，其相邻空闲的TSV，包括TSV c，b，e，h和i可以被用作冗余TSV对信号f进行重布线。为了在不同裸片间传输信号，图11(d)中的TSV f，c，b，e，h和i不能同时失效。该情况下TSV-f的可靠性如式(8)所示，其中R^C(t)为TSV的失效概率，即1-R(t)。这里系统可以允许TSV-f失效，因为其有n＝5条可选重布线路径，分别为TSV-b，TSV-c，TSV-e，TSV-h和TSV-i。因此，其可靠性也被提高，如下所示。

R_TSV-f(t)＝(1-(R^C _TSV-e(t)R^C _TSV-b(t)R^C _TSV-c(t)R^C _TSV-f(t)R^C _TSV-h(t)R^C _TSV-i(t))) (8)

根据式(1)和式(2)，有

R_TSV-f(t)＝((1-(R^C _TSV(t))⁶)

R_TSV-f(t)＝(1-(1-R_TSV(t))⁽⁵⁺¹⁾)where n＝5

R_EDGE-TSV(t)＝(1-(1-R_TSV(t))⁽⁵⁺¹⁾where n＝5 (9)

情况3：角落TSV，图11(d)

例如，考虑图11(d)所示的TSV-a，在分配的时隙TS1内携带信号a。在该时间段，其相邻空闲的TSV，包括TSV b，d和e可以被用作冗余TSV对信号a进行重布线。为了在不同裸片间传输信号，图11(d)中的TSV a，b，d和e不能同时失效。该情况下TSV-a的可靠性如式(10)所示，其中R^C(t)为TSV的失效概率，即1-R(t)。这里系统可以允许TSV-a失效，因为其有n＝3条可选重布线路径，分别为TSV-b，TSV-d和TSV-e。因此，其可靠性也被提高，如下所示。

R_TSV-a(t)＝(1-(R^C _TSV-a(t)R^C _TSV-b(t)R^C _TSV-d(t)R^C _TSV-e(t))) (10)

根据式(1)和式(2)，有

R_TSV-a(t)＝((1-(R^C _TSV(t))⁴)

R_TSV-a(t)＝(1-(1-R_TSV(t))⁽³⁺¹⁾)where n＝3

R_{EDGE-CORNER-TSV}(t)＝(1-(1-R_TSV(t))⁽³⁺¹⁾)where n＝3 (11)

图11(d)有4个角落TSV，4个边缘TSV和1个中心TSV，根据上述三种情况的分析，TDMA系统可靠性为

R_sys(t)＝R_TSV-a(t)R_TSV-b(t)R_TSV-c(t)R_TSV-d(t)R_TSV-e(t)R_TSV-f(t)R_TSV-g(t)R_TSV-h(t)R_TSV-i(t)))

R_sys(t)＝(R_{EDGE-CORNER-TSV}(t))⁴(R_EDGE-TSV(t))⁴(R_CENTER-TSV(t))

根据式(7)(8)和(11)，可得

R_sys(t)＝(1-(1-R_TSV(t))⁽³⁺¹)⁴(1-(1-R_TSV(t))⁽⁵⁺¹)⁴(1-(1-R_TSV(t))⁽⁸⁺¹⁾)

R_sys(t)＝(1-(1-R_TSV|(t))⁽ⁿ⁺¹)^(3x3)，其中n＝3，5，8

因此，基于以上讨论，我们可以推广对于基于TDMA，一个M×N的TSV阵列，其系统可靠性如式(12)所示，其中n根据可重布线的路径和生成的差错图为1-8。

R(t)_TDMA＝[1-(1-R(t))⁽ⁿ⁺¹⁾]^(MxN)where n＝1 to 8 (12)

J.失效的生命周期分析

以下我们评估TSV的热机械应力，电迁移，温度循环和时变击穿(TDDB)导致失效的相互影响。这些失效主要被用作评估3D-IC的生命周期可靠性。

电迁移(EM)：TSV产生的机械应力是电流密度相和空洞形核相导致空洞增大的主要因素。制造过程中基于铜的TSV互连创建中，无空洞粘连的铜对铜接合是不可能的。TSV制造过程中产生的内在应力减少了成核时间。主要的磨损失效更多由空洞增大造成，而不是空洞形核。因此，应力效应也会被抑制。互连受影响的位置会导致开路或阻抗的增加。由于电迁移产生的MTFF的模型如式(1)和下式所示

MTTF_EMαi^-ne(^Ea _EM ^/kT) (13)

其中参数i是TSV的网络电流，n为电流指数，EaEM为电迁移所需的激活能量，k为玻尔兹曼常数以及T绝对温度，单位为开尔文，与TSV的MTTF_EM成指数关系。电流指数n与EaEM为常数，并依赖于TSV的金属填充。公式中使用的激活能量为1.24eV，电流指数n＝1。

热机械应力：是基于TSV的3D-IC中的一个重要的可靠性问题，主要在于硅基底和TSV之间的热膨胀系数不同。TSV结构的冷却和退火过程要经受从250度到室温的热负载。因此，残差应力在TSV周围产生。TSV上的热机械应力与CTS失配和热负载成正比，如公式(2)所示，其中E是杨氏模量，v是泊松比，αTSV是TSV的CTE，αSi为硅的CTE，TTSV为TSV的工作温度，T_o为无应力温度(金属沉淀温度)。

σ＝-E.(α_TSV-α_Si)(T_TSV-T_o)/2(1-v) (14)

由于热机械应力导致失效的平均时间MTTFTMS，见公式(3)。EaTMS和n为跟材料相关的常数，在铜填充的TSV互连中大小分别为0.9eV和2.5。

MTTF_TMS∝|T_o-T_TSV|^-n.e^(Ea _TMS ^/kT) (15)

时变击穿(TDDB)：TSV中都用电镀铜填充，在TSV的侧壁使用了CVD线性氧化层以避免铜从TSV扩散到硅基底。TDDB测量了常数电压下的击穿时间。阶梯电压以步长Δτ增加，击穿失效的平均时间Ebd模型如公式(4)所示。公式中的ΔE为电压斜坡测量的步进长度，TDDB场加速因子γ＝10.8(每厘米每毫伏十年)。

MTTF_TDDB＝(Δτ/1-e^-γΔE) (16)

温度循环测试：文献中完成了热冲击测试，可看出在循环1000次后电气特性受到影响。温度循环测试导致缺陷的产生和改变，其随后会增加TSV的电气阻抗。温度循环测试可用Coffin Manson方差建模为：

N_f＝C₀(ΔT)^-q (16)

失效循环的次数为N_f，Co为跟材料相关的常数，由经验决定，ΔT为温度循环的范围，Coffin Manson指数为q，也是由经验决定。因此，温度循环测试引起的MTTF为

MTTF_TC∝(T-T_Ab)^-q (18)

假定温度循环的频率为常数，并被包含在比例常数以内，其中T为平均温度，T_Ab为周围环境温度。Coffin-Manson指数q为2.35。

如公式(19)所示，TSV的总的生命周期可靠性可以被表示为每个失效机制引起的TSV的MTTF和其中MTTFTSV QT为由于第T个失效机制(S为失效机制类型)引起第Q个TSV失效的平均时间(R为设计中TSV的总数)。如公式(20)所示，MTTF为总失效率的倒数。

MTTF＝(1/λ) (20)

如图3所示，所提架构R2CA的验证和评估在一个8x8的TSV阵列(64个常规TSV)上进行。与8x8的Router架构(64个常规TSV+16个冗余TSV)、8x8的Ring架构(56个常规TSV+8个冗余TSV)进行了全面综合的比较，如图12(a)和图12(b)所示。所有这些架构都在IWLS’05基准电路上测试，其有4层3D-IC，TSV大小5μm，跨距10μm，禁止区2μm。所提架构中，设计中振荡器工作频率设置在500MHz。该频率根据联合电子设备工程委员会(JEDEC)对宽数据接口的标准确定。

在所提架构的评估中，TSV制造相关参数和维数基于前后向绑定技术的先钻孔或中途钻孔TSV过程确定。TSV中的镀金采用铜，非传导材料为二氧化硅。所提架构评估中使用的TSV参数和维数如表1所示。

表1：TSV参数和维数表

Router：Jiang，L.，Xu，Q.，&Eklow，B.(2013).On effective through-siliconvia repair for 3-D-stacked ICs.IEEE Transactions on Computer-Aided Design ofIntegrated Circuits and Systems，32(4)，559-571；

Ring-4、Ring-8及Ring-12：Lo，W.H.，Chi，K.，&Hwang，T.(2016).Architecture ofring-based redundant TSV for clustered faults.IEEE Transactions on Very LargeScale Integration(VLSI)Systems，24(12)，3437-3449。

A.可靠性评估

本节我们分析Router和Ring-8架构的可靠性，如图12所示。在图12(a)中，RouterTSV阵列有64(MxN)个常规TSV和16(M+N)个冗余TSV。Router架构中所有常规TSV工作正常或常规TSV中所有缺陷TSV个数不大于16，该架构即能正常工作。Router架构的广义可靠性如式(21)所示。在图12(b)中，Ring-8架构具有56(Q)个常规TSV和8(S)个冗余TSV。Ring架构中所有的常规TSV正常工作或常规TSV中有缺陷的TSV个数不大于冗余TSV个数8，该架构即正常工作。Ring架构的广义可靠性如公式(22)所示。相似地，所提架构的TSV阵列如图6所示，其具有64(MxN)个常规TSV，有缺陷的TSV通过周围无缺陷的TSV基于TDMA架构进行重布线。根据II-C节中的讨论，每个常规TSV有最小3个最大8个可重布线路径，没有冗余TSV。这使得所提架构优于Router和Ring架构。在Ring和Router架构中，冗余TSV的数量导致缺陷TSV的可重布线路径受限，相反，在所提架构R2CA中，每个功能TSV有更多的可重布线路径，因此具有更高的可靠性，如式(20)所示。

R(t)_Router＝R(t)^{[(MxN)-(M+N)]}[1-(1-R(t))²]^(M+N) (21)

R(t)_Ring＝R(t)^[Q-S][1-(1-R(t))²]^S (22)

R(t)_R ² _CA＝[1-(1-R(t))⁽ⁿ⁺¹⁾]^(MxN)where n＝1 to 8 (23)

表2给出了n＝1条可重布线路径的R2CA架构与Router和Ring架构的可靠性比较结果。TSV的可靠性R(t)在公式(1)中给出，并代入(21)(22)(23)中可得一年、二年、五年和十年生命周期的可靠性。因此，从表5中可以得出结论：与Router和Ring架构相比，R2CA的可靠性提高了27.3％-73.2％以及28.3％-73.7％。

表2可靠性提升比例对比表

B.面积负载分析

由于所提架构的TDMA和可重构模块产生的面积负载通过逻辑到逻辑的3D基准电路IWLS2005进行评估。设计通过Verilog HDL语言实现，并使用Synopsys设计综合器综合。使用的技术参数为开放原件库。表3从面积负载方面分别给出了不同基准电路、不同数量的常规TSV通过获得的不同的硬件成本。用于表3中面积负载的分析的TSV，大小为5μm，所占面积为42μm²。R2CA架构中表3冗余TSV的数量为0。Router架构中每64个常规TSV需要16个冗余TSV。Ring-8架构中每56个常规TSV中需要8个冗余TSV。表3中每个基准电路都有固定数量的常规TSV，并且根据其对应架构有一定数量冗余TSV。根据每个基准电路的TSV数量和每个TSV所占的面积42μm²负载，在额外硬件情况下，跟Router架构相比，所提R2CA架构具有更低的负载。与Ring架构相比，R2CA架构具有更高的面积负载，由于具备比Ring更少的冗余TSV。从表3看出，相对于Router架构，所减小的面积负载百分比为9.6％-18.4％，相对于Ring-8增加的区域负载百分比为7.8％-15.1％。

在放置和布线后的面积和线长比较如表3所示。我们使用了Synopsys IC编译器和设计规则用于放置和布线。测试用的控制逻辑和选择器放置在TSV之外，由于他们仅在测试模式下测试用，在普通模式，它们不影响时序。

表3放置和布线后的面积和线长比较表

	Router	Ring-8	R<sup>2</sup>CA
				Wire length(μm)	1612.16	1314.04	1840.45
Area of regular TSVs(μm)<sup>2</sup>	2688	2352	2688
				Area of spare TSVs(μm)<sup>2</sup>	672	336	--
Total Area(μm)<sup>2</sup>	4109.62	3589.72	3788.17

C.良率分析

在TSV缺陷聚簇过程中，所有TSV都空间相关，同一类缺陷更容易集中在一起，而不是随机分布。分簇效应为，节点i的缺陷概率Pi与已有缺陷节点j的距离成反比，可表示为：

P_i∞(1/d_ij)^α (24)

其中d_ij为结点i与缺陷节点j之间的距离，α为分簇系数。簇中心代表一个缺陷节点(TSV)，其中所有缺陷TSV都倾向于存在该缺陷TSV周围。TSV i缺陷概率Pi会增加，其可以表示为公式(25)，其中p是单个TSV的失效率，dic是TSV i与簇中心的距离。

P_i＝p·(1+(1/d_ic)^α) (25)

缺陷TSV聚簇系数α设为1，TSV失效率设为1％，测试中使用5μm大小的TSV。假定所有TSV均匀放置在一个阵列中，均匀放置场景与电流制造过程相符，在图3所示阵列中，每个放置的TSV k具备对应的特定的属性TSV k{Xk，Yk，grid_indexk}，其中k为TSV下标，Xk和Yk分别为其水平和垂直坐标，用于计算两个TSV之间的距离。grid_indexk表示每个TSV被分配到一个属于它的特定的阵列。TSV的总良率用Yoverall表示，其可以通过乘以每个单独的阵列良率得到，如公式(26)所示，其中g是总阵列数。

Y_Overall＝(Y_grid)^g (26)

Y_grid＝1-P_non-repair (27)

令P_non-repair表示一个阵列不能被修复的概率，那么这个阵列的良率如公式(27)所示。文献提出了一个算法通过表示所有不能被修复的阵列的样式组合来计算P_non-repair。所有不能被修复的可能缺陷样式都被存在一个变量non_repair_pattern中，P_non-repair通过求该变量中每个缺陷样式的概率和得到。所提架构R2CA、Router和Ring-8中不能被修复的样式分别如图9，图13(a)(b)所示。表4给出了基于以上讨论的良率评估结果。在Ring架构中，由于阵列尺寸增加，良率也会增加，如表4所示。如表5所示，评估的良率比实际设计低，这是由于可用于更多的常规TSV布线的冗余TSV数量受到限制。基于Ring-8的可重布线方向，对于不可修复样式non_repair_pattern，最小的TSV数量为3，如图13(b)中的样式P3所示，因此和R2CA和Router架构相比，会得到更多的不可修复样式的组合。Vga_lcd设计是所有电路中最大的一个设计，如表5所示，对架构Ring-8来说，其得到的良率很低，如表5所示。R2CA架构可以得到更高的良率，主要由于其提供了更多的可修复路径和独立的冗余TSV，以及不可修复样式中需要的最小TSV数量分别为角落TSV为4，边缘TSV为6，内部TSV为9，如图7所示。因此，不可修复组合的样式比Ring-8少。

表4良率评估表

如表4和表5所示，Router架构的良率和所提架构R2CA是类似的，主要是由于阵列尺寸增加，冗余TSV的数量也增加不少。相比于R2CA，Router架构的不可修复样式的组合数更多，由于其需要6个TSV以形成不可修复样式，而对于R2CA架构，内部的TSV需要9个才能形成不可修复样式。根据Router架构，Router的重布线方向只有从西到东，从北到南，如图13(a)所示。针对R2CA架构中角落TSV和边缘TSV，相应的分别需要4个和6个TSV。相比较而言，Router对于所有的边缘和角落TSV都需要6个TSV，但这两类TSV占少数部分，内部TSV占多数。因此，我们得出结论，与Router和Ring-8架构相比，R2CA的良率分别提高了5.36％-20.58％以及17.52％-38.12％，如表5所示。

表5良率评估表

D.时延分析

在这小节中，我们讨论由于重布线和TDMA架构导致的时延。图8给出了架构R2CA，Router和Ring-8中由信号变换长度和变换延迟引起的时延分析。标注为关键路径延迟比的列为R2CA架构中最大额外变换路径与最坏关键延迟的比值。如图6所示，在R2CA架构中，一个信号会变换到相邻的TSV，其只有一个位置，跟Ring-8类似。在基于Router的架构中，它必须经过东边和南边方向更多的路由进行重布线，因此导致更长的修复路径，在缺陷增加时会引起更大的线路延迟。在表6变换延迟的比较中，选择器的输入跳变在0.01和0.2ps间变换，45nm的开放元件库的与非门的最小驱动电流被用作推导各个选择器的时延。Elmore时延模型和库中的线负载表被用于估计线延迟，时钟频率为500MHz，无缺陷的TSV的关键路径延迟限制在2ns。从表6中可以得出结论，R2CA架构举个最大的变换长度，变换时延与Ring-8相当，小于Router架构。

表6最大的变换长度对比表

TDMA架构由于需要分配时隙给每个TSV，因此也会引入时延。表7给出了R2CA、Router和Ring-8架构的总时延比较结果。虽然R2CA的总时延大于Router和Ring-8架构，每个缺陷TSV簇有4个缺陷TSV，架构中负载可以通过对每个TSV布置4条可重布线路径减轻，而所提架构R2CA中提供了3到8条可重布线路径。但是TDMA增加的优势在于与Router和Ring-8相比，R2CA具有低交叉和高可靠性(27.3-73.7％)以及高良率(5.36-38.12％)的特性。

表7总时延比较表

本发明提出了一个用于3D堆叠集成电路的端到端的架构，它可以用于可靠的、可重配置的和缺陷聚簇感知的设计。在不引入冗余TSV情况下的3D集成电路中，所提架构各个抽象层对于解决TSV缺陷聚簇效应和可靠性至关重要。最小顶点覆盖定向重路由的引入导致了与路由器和环形设计不同的可重配置路径设计。总体上，提出的R2CA架构具有比Router和Ring架构更高的可靠性和良率。因此，设计人员可以根据应用需求，在3D集成电路设计流程的早期阶段，根据缺陷聚类感知引擎的范式选择其中一种设计方案。

上面结合附图对本发明进行了示例性描述，显然本发明具体实现并不受上述方式的限制，只要采用了本发明的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本发明的构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。

Claims (3)

1.一种三维集成电路缺陷聚簇容错结构，其特征在于，所述结构包括：

裸片1及裸片2，位于裸片1与裸片2之间的TSV阵列，由n个TSV组成；裸片1由TDMA模块、重配置模块1及测试模块1组成，裸片2由测试模块2及重配置模块2组成；

TDMA模块包括：设有n个输入端的选择器1，选择器1的输入端连接各TSV的信号输入端，输出端与选择器2的输入端连接，选择器2的另外两个输入端分别与测试模式模块及测试模式反向模块连接，输出端与分配器1的输入端连接，分配器1上设有n个输出端；

重配置模块1包括：配置给每个TSV的选择器Ⅰ及选择器Ⅱ，其中，选择器Ⅰ的输入端与自身TSV在分配器1上的输出端连接，选择器Ⅱ设有m个输入端，分别与自身TSV周边m个TSV在分配器1上的输出端连接，选择器Ⅱ的输出端与选择器Ⅰ的另一输入端连接；

测试模块1包括：配置给每个TSV的分配器Ⅰ，分配器Ⅰ的输入端与对应选择器Ⅰ的输出端连接，分配器Ⅰ的输出端与对应TSV的输入端连接；分配给每个TSV的pmos管，pmos管与自身TSV的分配器Ⅰ连接，所有pmos管均与状态寄存器连接；

测试模块2包括：配置给每个TSV的nmos管，通过对应TSV与自身的pmos管连接；

重配置模块2包括：配置给每个TSV的分配器Ⅱ及分配器Ⅲ，分配器Ⅱ的输入端与自身TSV的输出端连接，一个输出端与分配器Ⅲ的输入端连接，另一输出端与自身TSV的信号输出端连接，分配器Ⅲ上设有m个输出端，m个输出端分别与自身TSV周边m个信号TSV的信号输出端连接；

当测试模式模块输出信号为1，表示当前处于测试模式，当测试模式模块输出的信号为0，则表示当前处于功能模式；

当测试模式反向模块输出的信号为1，则将Testmode的输出信号进行反向，当测试模式反向模块输出的信号为0，则将Testmode的输出信号保持不变。

2.如权利要求1所述三维集成电路缺陷聚簇容错结构，其特征在于，当TSV位于TSV阵列的四个顶角，则m的取值为3，当TSV位于TSV阵列的边缘非顶角位置，则m的取值为5，当TSV位于TSV阵列中的剩余位置，则m的取值为8。

3.基于权利要求1或2所述三维集成电路缺陷聚簇容错结构的聚簇故障容错方法，其特征在于，所述方法具体如下：

在TSV阵列中存在缺陷TSV时，检测缺陷TSV周边八个TSV的组号，TSV的组号为其周边八个TSV中的缺陷TSV个数值；

缺陷TSV的输入信号通过分配器1分配至其周边组号最小的无缺陷TSV对应的选择器Ⅱ，通过该选择器Ⅱ依次传输至最小组号无缺陷TSV、最小组号无缺陷TSV对应的分配器Ⅱ及分配器Ⅲ，通过分配器Ⅲ将输出信号输出至缺陷TSV的信号输出端。

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