CN112242433A - 半导体器件制备方法及半导体器件 - Google Patents
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Abstract
本申请涉及一种半导体器件制备方法及半导体器件。首先提供基板；然后在所述基板表面形成电流选择层；沿着所述基板的延伸方向，所述电流选择层包括间隔设置的高阻态区和低阻态区，所述高阻态区和所述低阻态区通过光刻工艺制成。最后在所述电流选择层远离所述基板的一侧形成有源层，其中，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。因此所述半导体器件制备方法不必考虑设置隔离器，从而减少了制备流程，提高了工作效率。进一步地，所述半导体器件还有效的降低半导体器件对端面波的敏感性。
Description
技术领域
本申请涉及半导体领域，特别是涉及一种半导体器件制备方法及半导体器件。
背景技术
为了满足人们日益增长的高速数据流量的需求，适应万物互联，人工智能及云计算的需求，大力推进5G技术的发展已经越来越紧迫。
5G业务场景对网络提出了低延迟、大带宽与易布置的全新要求。为了实现低时延，其核心之一就需要开发出25G/50G通讯用高速调制与高纯单模半导体芯片，即大边模抑制比的25G及以上半导体芯片。目前在半导体芯片制备时通常需要考虑配合使用隔离器防止半导体扰动引起传输误码，这导致了半导体器件的制备方法较为复杂。
发明内容
基于此，本申请提供一种半导体器件制备方法及半导体器件。
一种半导体器件的制备方法，包括：
提供基板；
在所述基板表面形成电流选择层；沿着所述基板的延伸方向，所述电流选择层包括间隔设置的高阻态区和低阻态区，所述高阻态区和所述低阻态区通过光刻工艺制成；
在所述电流选择层远离所述基板的一侧形成有源层，其中，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。
在一个实施例中，所述在所述基板表面形成电流选择层包括：
在所述基板表面依次形成阻态形成层和第一包层；
通用光刻工艺，刻蚀所述第一包层与所述阻态形成层，形成所述电流选择层。
一种半导体器件，包括：
基板；
电流选择层，设置于所述基板的表面；沿着所述基板的延伸方向，所述电流选择层包括间隔设置的高阻态区和低阻态区；
有源层，设置于所述电流选择层远离所述基板的一侧，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。
在一个实施例中，所述电流选择层包括：
阻态形成层，设置于所述基板的表面；所述阻态形成层包括多个间隔设置的凸起结构，所述凸起结构所在的区域形成所述高阻态区，所述凸起结构和相邻的所述凸起结构之间形成所述低阻态区；以及
第一包层，设置于所述阻态形成层远离所述基板的一侧。
在一个实施例中，所述凸起结构包括Fe掺杂In1-xGaxAsyP1-y材料，其中，x的取值范围是0.00~0.6，y的取值范围是0.00~0.95。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，x为0.258，y为0.468。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度DFe为5e16 cm-3~2e18 cm-3。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度为1.5e18 cm-3。
在一个实施例中，还包括第二包层，所述第二包层设置于所述第一包层和所述有源层之间。
在一个实施例中，还包括第三包层和接触层，依次设置于所述有源层远离所述基板的一侧。
在一个实施例中，所述阻态形成层的厚度Tg为10nm~500nm，所述第一包层的厚度Tc为5nm~200nm，所述第二包层厚度Tb为0nm~500nm。
在一个实施例中，所述阻态形成层的厚度Tg为200nm；第一包层厚度Tc为50nm；第二包层的厚度Tb为10nm。
在一个实施例中，所述第一包层和所述第二包层中至少一个的掺杂浓度为1e18cm-3。
本申请实施例提供的半导体器件制备方法，首先提供基板；然后在所述基板表面形成电流选择层；沿着所述基板的延伸方向，所述电流选择层包括间隔设置的高阻态区和低阻态区，所述高阻态区和所述低阻态区通过光刻工艺制成。最后在所述电流选择层远离所述基板的一侧形成有源层，其中，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。
所述有源区层在没有电流注入的情况下处于无增益的状态，即构成所述无增益区。而所述有源层有电流注入的情况下形成增益，即构成所述有增益区。所述高阻态区的高阻态效果较强，载子难以通过。而在所述低阻态区，载子易于通过。即从所述高阻态区到对应的所述无增益区不易通过载子，而在所述低阻态区到所述有增益区容易通过载子。而波导的方向可以为所述基板所在平面的延伸方向。因此，所述载子沿波导的方向周期性分布，从而增强所述有源层在延波导方向的周期增益分布，提高纵模的边模抑制比（SMSR）与抗反射特性，降低了半导体器件引起的传输误码。因此所述半导体器件制备方法不必考虑设置隔离器，从而减少了制备流程，提高了工作效率。进一步地，所述半导体器件还有效的降低半导体器件对端面反射的敏感性。
附图说明
图1为本申请一个实施例提供的半导体器件示意图；
图2为本申请一个实施例提供的电流选择层形成增益耦合原理说明示意图；
图3为本申请另一个实施例提供的半导体器件示意图；
图4为本申请一个实施例提供的电流选择层制备工艺示意图；
图5为实施例1-3的阻态形成层不同材料SMSR特性对比图；
图6为实施例1-3的阻态形成层不同材料抗反射特性对比图；
图7为实施例4-6的阻态形成层Fe掺杂浓度SMSR特性对比图；
图8为实施例4-6的阻态形成层Fe掺杂浓度抗反射特性对比图；
图9为实施例7-9的阻态形成层厚度SMSR特性对比图；
图10为实施例7-9的阻态形成层厚度抗反射特性对比图；
图11为实施例10-12的第二包层掺杂与及SMSR特性对比图；
图12为实施例10-12的第二包层掺杂与抗反射特性对比图；
图13为实施例13-15的第二包层厚度与及SMSR特性对比图；
图14为实施例13-15的第二包层厚度与抗反射特性对比图。
附图标记说明：
半导体器件10、基板100、电流选择层200、阻态形成层210、凸起结构212、高阻态区214、低阻态区216、有增益区218、无增益区219、第一包层220、第二包层310、第三包层320、接触层330、有源层400、p-金属电极510、n-金属电极520、抗反射镀膜层530、高反射镀膜层540。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下通过实施例，并结合附图，对本申请的半导体器件及其制备方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。在本申请的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
请参见图1-3，本申请实施例还提供一种半导体器件10的制备方法。所述方法包括：
S10，提供基板100；
S20，在所述基板100表面形成电流选择层200；沿着所述基板100的延伸方向，所述电流选择层200包括间隔设置的高阻态区214和低阻态区216；
S30，在所述电流选择层200远离所述基板100的一侧形成有源层400，其中，沿着所述基板100延伸的方向，所述有源层400包括多个间隔设置的无增益区219和有增益区218，所述高阻态区214与所述无增益区219一一对应，所述低阻态区216与所述有增益区218一一对应。
所述S20中，可以使用金属有机化学气相沉积（MOCVD）的方法在基板100上依次沉积阻态形成层210和第一包层220；其中所述阻态形成层210的材料为Fe掺杂半绝缘In1- xGaxAsyP1-y，由于Fe掺杂的加入，会引起In1-xGaxAsyP1-y材料的折射率及应力发生变化，因此可以重新优化该材料的元素组分。其中In1-xGaxAsyP1-y组分x的取值范围是0.00~0.60；y的取值范围是0.00~0.95；Fe掺杂半绝缘In1-xGaxAsyP1-y的掺杂浓度范围是5e16 cm-3~2e18 cm-3；阻态形成层210的厚度Tg的取值范围为10nm~500nm；第一包层220的材料是N型InP，厚度Tc的取值范围为5 nm ~200nm，掺杂浓度Dc的取值范围是1e17 cm-3~2e18 cm-3。
请参见图4，然后可以通过通用光刻工艺，刻蚀所述第一包层220与所述阻态形成层210，形成所述电流选择层200。其中所述电流选择层200的周期Λ的取值范围是190nm~300nm。
所述S30中，可以使用MOCVD方法在所述第一包层220上依次沉积第二包层310、所述有源层400、第三包层320和接触层330。其中所述第二包层310的材料可以为InP。其厚度Tb的取值范围是0nm~500nm，掺杂浓度Db的取值范围是1e17 cm-3~2e18 cm-3。本工序完成后得可以得到晶圆。
在一个实施例中，在所述S30后还可以包括
S40：可以使用光刻技术在S30中的所述晶圆上形成波导结构，然后在波导表面使用等离子体化学气相沉积形成一层绝缘层。之后再用通用刻蚀方法去除波导上表面的绝缘层，露出所述接触层330。然后在所述接触层330与绝缘层上方形成p-金属电极510层。之后将所述基板100背面减薄抛光至100um，并镀上n-金属电极520层。所述晶圆经过切割后，一端镀抗反射镀膜层530，另一端镀上高反射镀膜层540。可以得到所述半导体器件10。
在一个实施例中，所述半导体器件10可以构成通讯用50Gb/s增益耦合分布反馈的半导体芯片。在平行于所述半导体器件的波导方向上，通过调整所述电流选择层200的材料组分及掺杂实现载子在延波导方向周期性分布，从而实现所述有源层400在延波导方向的周期增益分布。可以实现单纵模的输出波。而在垂直于所述半导体器件的波导方向上，通过调整所述电流选择层200的厚度，相对于所述有源层400的放置位置、材料组分及所述第二包层310的厚度来改变载子所述在有源层400的分布，从而实现有源层400增益周期分布。
在一个实施例中，所述半导体器件10可直接应用到10G、25G及50G以上直调半导体芯片，电吸收调制半导体芯片上。所述半导体芯片可以具有高性价比、高可靠性、高智能性的优点。
下面举例说明上述实施例的有益效果：
实施例1
请参见图1，所述半导体器件10包括基板100以及设置在基板100上的电流选择层200。所述电流选择层200由设置在基板100上的阻态形成层210和所述第一包层220形成。所述阻态形成层210可以由凸起结构212构成。所述电流选择层200远离所述基板100的表面依次覆盖第二包层310、有源层400、第三包层320和接触层330。所述接触层330上覆盖p-金属电极510层，所述基板100下表面镀有n-金属电极520层；所述半导体器件10的一端镀有抗反射镀膜层530，另一端镀有高反射镀膜层540。
其中，所述阻态形成层210的材料为Fe掺杂半绝缘In1-xGaxAsyP1-y，x=0.00，y=0.00，Fe掺杂浓度DFe=1.5e18 cm-3。所述阻态形成层210的厚度Tg=200nm，周期Λ=204nm。所述第一包层220厚度Tc=50nm，掺杂浓度Dc=1e18 cm-3。所述第二包层310厚度Tb=10nm，掺杂浓度Db=1e18 cm-3。
实施例2
本实施例和实施例1的不同之处在于：x=0.258，y=0.468。
实施例3
本实施例和实施例1的不同之处在于：x=0.60，y=0.95。
实施例1-3的所述阻态形成层210不同材料抗反射及SMSR特性对比结果如图5和图6所示，与传统折射率耦合分布反馈半导体器件相比，本实施例的SMSR良率及抗反射性能更好，其中x=0.258，y=0.468性能最优。从图5中可以看出：x=0.258，y=0.468时，SMSR大于35dB的占比最大；从图6可以看出：x=0.258，y=0.468时，RIN值最小，代表其抗反射性能最好。
实施例4
本实施例和实施例1的结构相同，所述阻态形成层210的材料为Fe掺杂半绝缘In1- xGaxAsyP1-y，组分x=0.258，y=0.468，Fe掺杂浓度DFe=5e16 cm-3，阻态形成层210的厚度Tg=200nm，周期Λ=204nm；所述第一包层220厚度Tc=50nm，掺杂浓度Dc=1e18 cm-3；所述第二包层310厚度Tb=10nm，掺杂浓度Db=1e18 cm-3。
实施例5
本实施例和实施例4的不同之处在于：Fe掺杂浓度DFe=1.5e18 cm-3。
实施例6
本实施例和实施例4的不同之处在于：Fe掺杂浓度DFe=2e18 cm-3。
实施例4-6的所述阻态形成层210不同材料抗反射及SMSR特性对比结果如图7和图8所示，从图7中可以看出：当DFe=1.5e18 cm-3时SMSR大于35dB的占比最高；从图8可以看出：DFe=1.5e18 cm-3时RIN值最低抗，即反射性能最优。
实施例7
本实施例和实施例1的结构相同，所述阻态形成层210的材料为Fe掺杂半绝缘In1- xGaxAsyP1-y，组分x=0.258，y=0.468，Fe掺杂浓度DFe=1.5e18 cm-3，厚度Tg=10，周期Λ=204nm；所述第一包层220厚度Tc=50nm，掺杂浓度Dc=1e18 cm-3；所述第二包层310厚度Tb=10nm，掺杂浓度Db=1e18 cm-3。
实施例8
本实施例和实施例7的不同之处在于：所述阻态形成层210的Tg=200nm。
实施例9
本实施例和实施例7的不同之处在于：所述阻态形成层210的Tg=500nm。
实施例7-9的阻态形成层210不同材料抗反射及SMSR特性对比结果如图9和图10所示，从图9中可以看出：Tg=200nm时SMSR大于35dB的占比最高；从图10可以看出：Tg=200nm时RIN值最小抗反射性能最优。
实施例10
本实施例和实施例1的结构相同，所述阻态形成层210的材料为Fe掺杂半绝缘In1- xGaxAsyP1-y，组分x=0.258，y=0.468，Fe掺杂浓度DFe=1.5e18 cm-3，厚度Tg=200nm，周期Λ=204nm；所述第一包层220厚度Tc=50nm，掺杂浓度Dc=1e18 cm-3；所述第二包层310厚度Tb=10nm，所述第二包层310掺杂浓度Db=1e17 cm-3。
实施例11
本实施例和实施例10的不同之处在于：绝掺杂浓度Db=1e18cm-3。
实施例12
本实施例和实施例10的不同之处在于：绝掺杂浓度Db=2e18cm-3。
实施例10-12的阻态形成层210不同材料抗反射及SMSR特性对比结果如图11和图12所示，从图11中可以看出：Db=1e18 cm-3时SMSR大于35dB的占比最高；从图12可以看出：Db=1e18 cm-3时RIN值最低，因此抗反射性能最优。
实施例13
所述阻态形成层210材料为Fe掺杂半绝缘In1-xGaxAsyP1-y，组分x=0.258，y=0.468，Fe掺杂浓度DFe=1.5e18 cm-3，厚度Tg=200nm，周期Λ=204nm；第一包层220厚度Tc=50nm，掺杂浓度Dc=1e18 cm-3；第二包层310厚度Tb=0，掺杂浓度Db=1e18 cm-3。
实施例14
本实施例和实施例13的不同之处在于：所述第二包层310厚度Tb=10nm。
实施例15
本实施例和实施例13的不同之处在于：所述第二包层310厚度Tb=500nm。
实施例13-15的所述阻态形成层210不同材料抗反射及SMSR特性对比图结果如图13和图14所示，从图13中可以看出：Tb=10 nm时时SMSR大于35dB的占比最高；从图14可以看出：Tb=10 nm时RIN值最低，因此抗反射性能最优。
请参见图1和图2，本申请实施例提供一种半导体器件10。所述半导体器件10包括基板100、电流选择层200和有源层400。所述电流选择层200设置于所述基板100上。在沿着所述基板100的延伸方向，所述电流选择层200包括间隔设置的高阻态区214和低阻态区216。所述有源层400设置于所述电流选择层200远离所述基板100的一侧。在沿着所述基板100延伸的方向，所述有源层400包括多个间隔设置的无增益区219和有增益区218。所述高阻态区214与所述无增益区219一一对应，所述低阻态区216与所述有增益区218一一对应。
所述基板100可以起到支撑和保护的作用。所述基板100可以为碳化硅、氧化硅等材料。所述有源层400和所述电流选择层200层叠设置在所述基板100的表面。所述无增益区219位于所述高阻态区214的上方。所述有增益区218位于所述的低阻态区216上方。
可以理解，所述有源层400在没有电流注入的情况下处于无增益的状态，即构成所述无增益区219。而所述有源层400有电流注入的情况下形成增益，即构成所述有增益区218。所述高阻态区214的高阻态效果较强，载子难以通过。而在所述低阻态区216，载子易于通过。即从所述高阻态区214到对应的所述无增益区219不易通过载子，而在所述低阻态区216到所述有增益区218容易通过载子。而波导的方向可以为所述基板100所在平面的延伸方向。因此，所述载子沿波导的方向周期性分布，从而增强所述有源层400在延波导方向的周期增益分布，提高纵模的边模抑制比（SMSR）与抗反射特性，降低了半导体器件10因的传输误码。因此所述半导体器件10可以节省设置隔离器的空间，从而可以减少所述半导体器件10的体积。进一步地，所述半导体器件10还有效的降低半导体器件10对端面反射的敏感性。
在一个实施例中，一个所述无增益区219的宽度与一个所述有增益区218的宽度之和等于一个电流选择层200的周期Λ，所述有增益区218宽度=（0.4～0.6）Λ。在一个实施例中，所述周期Λ的取值范围是190nm~300nm。
在一个实施例中，所述电流选择层200包括阻态形成层210和第一包层220。所述阻态形成层210设置于所述基板100的表面。所述阻态形成层210可以由绝缘材料制成。所述阻态形成层210包括多个间隔设置的凸起结构212。所述凸起结构212所在的区域形成所述高阻态区214。所述凸起结构212和所述凸起结构212之间形成所述低阻态区216。所述第一包层220设置于所述阻态形成层210远离所述基板100的一侧。在所述基板100上沉积完所述阻态形成层210后，可以在所述阻态形成层210的表面生长第一包层220。可以同时对所述阻态形成层210和所述第一包层220图案化处理形成所述凸起结构212。可以理解，在所述基板的投影方向，多个所述凸起结构212形成多个间隔设置的条状结构。
所述凸起结构212本身的高阻态效果较强，因此电流不易通过。在相邻的两个所述凸起结构212之间可以填充低阻态的材料，形成所述低阻态区216。
在一个实施例中，所述半导体器件10还包括第二包层310。所述第二包层310设置于所述第一包层220和所述有源层400之间。即所述第二包层310与所述第一包层220、所述有源层400层叠设置。所述第二包层310、所述有源层400设置在所述第一包层220远离所述基板100的一侧。当对所述阻态形成层210和所述第一包层220图案化形成所述凸起结构212后，可以在相邻的所述凸起结构212之间填充所述第二包层310的材料，同时在所述第一包层220的表面覆盖所述第二包层310。
在一个实施例中，所述半导体器件10还包括第三包层320和接触层330。所述第三包层320和所述接触层330依次设置于所述有源层400远离所述基板100的一侧。即在所述有源层400远离所述基板100的一侧依次设置所述第三包层320和所述接触层330。
请参见图3，在一个实施例中，所述半导体器件10的两侧分别设置有抗反射镀膜层530和高反射镀膜层540。所述接触层330远离所述基板100的一侧可以形成p-金属电极510层。所述基板100远离所述p-金属电极510层的一侧可以镀有n-金属电极520层。
在一个实施例中，所述凸起结构212包括Fe掺杂In1-xGaxAsyP1-y材料。其中，x的取值范围是0.00~0.6，y的取值范围是0.00~0.95。
可以理解，在In1-xGaxAsyP1-y中掺杂Fe元素后，在In1-xGaxAsyP1-y材料中会形成深能级载子捕获中心。这些载子捕获中心将捕获进入此材料的载子，阻断载子的传输路径。因此可以具有绝缘的效果。通过调整In1-xGaxAsyP1-y材料组分可以改变In1-xGaxAsyP1-y与InP异质结势垒的强度。合适的异质结势垒也会起到阻碍载流子在此界面传输的效率的作用。因此通过调整Fe掺杂的浓度与In1-xGaxAsyP1-y的组分即可实现所述高阻态区214的高阻抗的特性。Fe掺杂In1-xGaxAsyP1-y材料的区域即构成所述高阻态区214。阻值电流在所述高阻态区214无法注入所述有源层400，所述有源层400在没有电流注入的情况下处于无增益的状态。而在两个所述凸起结构212之间的非Fe掺杂区域，由于处于低阻态，构成所述低阻态区216，因此电流很容易通过所述低阻态区216注入所述有源层400中从而形成增益。因此通过在平行波导方向上设置所述高阻态区214和所述低阻态区216从而实现有源层400在此方向上的增益周期变化，从而实现增益耦合型分布功能的半导体器件10。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，x为0.258，y为0.468。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度DFe为5e16 cm-3~2e18 cm-3。
在一个实施例中，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度为1.5e18 cm-3。
在一个实施例中，所述阻态形成层210的厚度Tg为10nm~500nm，所述第一包层220的厚度Tc为5nm~200nm，所述第二包层310厚度Tb为0nm~500nm。
在一个实施例中，所述阻态形成层210的厚度Tg为200nm；第一包层220厚度Tc为50nm；第二包层310的厚度Tb为10nm。
在一个实施例中，所述第一包层220的材料可以为N型InP。N型掺杂浓度Dc的取值范围是1e17 cm-3~2e18 cm-3，在一个实施例中N型掺杂浓度Dc为1e18 cm-3。在一个实施例中，所述第二包层310的材料为N型InP。
在一个实施例中，所述第一包层220和所述第二包层310中至少一个的掺杂浓度为1e18 cm-3。在一个实施例中，所述第一包层220和所述第二包层310的掺杂浓度均为1e18cm-3。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为本专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (13)
1.一种半导体器件的制备方法，其特征在于，包括：
提供基板；
在所述基板表面形成电流选择层；沿着所述基板的延伸方向，所述电流选择层包括多个间隔设置的高阻态区和低阻态区，所述高阻态区和所述低阻态区通过光刻工艺制成；
在所述电流选择层远离所述基板的一侧形成有源层，其中，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述在所述基板表面形成电流选择层包括：
在所述基板表面依次形成阻态形成层和第一包层；
通用光刻工艺，刻蚀所述第一包层与所述阻态形成层，形成所述电流选择层。
3.一种半导体器件，其特征在于，包括：
基板；
电流选择层，设置于所述基板的表面；沿着所述基板的延伸方向，所述电流选择层包括间隔设置的高阻态区和低阻态区；
有源层，设置于所述电流选择层远离所述基板的一侧，沿着所述基板延伸的方向，所述有源层包括多个间隔设置的无增益区和有增益区，所述高阻态区与所述无增益区一一对应，所述低阻态区与所述有增益区一一对应。
4.如权利要求3所述的半导体器件，其特征在于，所述电流选择层包括：
阻态形成层，设置于所述基板的表面；所述阻态形成层包括多个间隔设置的凸起结构，所述凸起结构所在的区域形成所述高阻态区，所述凸起结构和相邻的所述凸起结构之间形成所述低阻态区；以及
第一包层，设置于所述阻态形成层远离所述基板的一侧。
5.如权利要求4所述的半导体器件，其特征在于，所述凸起结构包括Fe掺杂In1- xGaxAsyP1-y材料，其中，x的取值范围是0.00~0.6，y的取值范围是0.00~0.95。
6.如权利要求5所述的半导体器件，其特征在于，所述Fe掺杂In1-xGaxAsyP1-y材料中，x为0.258，y为0.468。
7.如权利要求6所述的半导体器件，其特征在于，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度DFe为5e16 cm-3~2e18 cm-3。
8.如权利要求7所述的半导体器件，其特征在于，所述Fe掺杂In1-xGaxAsyP1-y材料中，Fe掺杂浓度为1.5e18 cm-3。
9.如权利要求4-8任一项所述的半导体器件，其特征在于，还包括第二包层，所述第二包层设置于所述第一包层和所述有源层之间。
10.如权利要求9所述的半导体器件，其特征在于，还包括第三包层和接触层，依次设置于所述有源层远离所述基板的一侧。
11.如权利要求9所述的半导体器件，其特征在于，所述阻态形成层的厚度Tg为10nm~500nm，所述第一包层的厚度Tc为5nm~200nm，所述第二包层厚度Tb为0nm~500nm。
12.如权利要求11所述的半导体器件，其特征在于，所述阻态形成层的厚度Tg为200nm；第一包层厚度Tc为50nm；第二包层的厚度Tb为10nm。
13.如权利要求9所述的半导体器件，其特征在于，所述第一包层和所述第二包层中至少一个的掺杂浓度为1e18 cm-3。
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2020
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