CN112234989A - 一种基于动态单元匹配的模数转换器数字校准电路 - Google Patents

Abstract

本发明涉及一种基于动态单元匹配的模数转换器数字校准电路，主要应用于高速高精度的流水线结构ADC中。所述电路上包含伪随机序列发生器、DEM译码器、LMS算法收敛模块、Booth乘法器、DEM模拟DAC电路。本专利设计涉及集成电路设计技术领域，具体涉及到流水线结构的模数转换器，用来校准因工作环境动态变化引起的级间增益误差及寄生电容带来的反馈误差。电路算法利用信号非相关性的一些性质，通过数字域电路信号引入到模拟域电路，然后将模拟域的输出信号在数字域电路中将其误差因子收敛和提取，最后用数字计算的方法对其进行相应的补偿。目的在于提供解决ADC芯片因寄生电容反馈及级间的运放的有限增益误差带来的信号量化误差的一种方法。

Description

一种基于动态单元匹配的模数转换器数字校准电路

技术领域

本发明涉及一种校准电路，具体涉及一种基于动态单元匹配的模数转换器数字校准电路，属于集成电路设计技术领域。

背景技术

模数转换器即ADC(Analog to Digital Converter)为模数混合信号芯片，其内部同时存在数字电路和模拟电路，在ADC芯片设计时常因Pipeline ADC结构的优越性被采用设计，但因流水线结构中每一级都对运放有较高的要求，在工作环境恶劣的情况，运放如处于较低差工作状态下，将对ADC下一级的量化产生较大影响，这种现象在很大程度上决定了芯片的性能。目前高速ADC芯片广泛用于高速通信、雷达及自动化设备等电子系统中，现实由于工作在高频下、工艺的偏差以及环境温度变化，采样电容之间本事就会有一定程度的相对偏差，同时因为电容和运放的结构，寄生电容形成了反馈、再加上运放的增益也不可能做到无穷。这些非理想因素在每一级流水线模块里都存在，特别是第一级模块对整个模数转换器的性能影响最大，所以对输出信号进行实时校准补偿是必不可少的，才能有效提高信号的输出性能。通过数字域对模拟域运放工作点的判断，数字域电路产生已知信号，通过相关电路转化为模拟信号，将这个模拟信号加入模拟域的量化流水线中进行量化，输出结构会因非理想运放及反馈引起的信号送入后级进行量化产生对应的误差信号，判断这个误差信号，在数字域对模拟域进行补偿，以降低上面几种情况带来的误差。因此，迫切的需要一种新的方案解决上述技术问题。

发明内容

本发明正是针对现有技术中存在的问题，提供一种基于动态单元匹配的模数转换器数字校准电路，该技术方案提供一种解决ADC芯片因寄生电容反馈及级间运放有限增益误差带来的量化误差的方法，尤其是当芯片工作在较高频率下时。利用信号非相关性的一些性质，通过在数字域电路中将其误差因子收敛，然后在数字电路中通过数字补偿的方法对当前信号进行相应的补偿，可以明显提高数字输出信号的性能和线性度，与非校准电路相比较，可提高系统的抗干扰性和准确性。

为了实现上述目的，本发明的技术方案如下，一种基于动态单元匹配的模数转换器数字校准电路，所述校准电路包括伪随机序列发生器、DEM译码器、LMS算法收敛模块、Booth乘法器、DEM模拟DAC电路，数字域电路包括伪随机序列发生器、DEM译码器、LMS算法收敛模块、Booth乘法器，其中伪随机序列电路为DEM译码器提供输入，LMS算法收敛模块调用Booth乘法器，提高算法性能及速度，模拟域电路包括DEM模拟DAC电路，DEM译码器的输出作为其输入，输出作为LMS算法收敛模块的输入。

作为本发明的一种改进，所述伪随机系列发生器采用了平行线性反馈移位寄存器的结构，由二十三个寄存器组成，采用平行线性反馈将初始状态进行循环变化，提高其伪随机性及各位数据的非相关性。

作为本发明的一种改进，所述DEM译码器采用了加法器、M序列发生器和1/2电路，将四位二进制数据译码为随机的八位类温度计码，利用1/2电路通过伪随机序列作为开关将四比特二进制数分为二个三比特随机数，将三比特二进制数再次分为二个二比特随机数，将二比特二进制数再次分为二个一比特随机数，以树形结构相连，这种结构易于实现，占用资源少，可拓展性强。

作为本发明的一种改进，所述LMS算法收敛模块，采用了七阶流水线的结构来实现，包括两个乘法器、两个加法器及步长选择单元，输入端为含有DEM量化信号的输入信号及数字DEM信号，通过非相关性信号特征，通过由加法器和乘法器实现的最小均方算法收敛电路，收敛公式为ω_i+1＝ω_i–u*d(k)(ω_id(k)-y(k)₎，对误差因子进行收敛获取收敛值，其中d(k)为收敛期望值，y(k)为实际训练值，u为收敛步长，ω_i为需要收敛的误差因子，利用了LMS算法的收敛特性，同时可以对收敛步长进行调节来响应改变精度，例如芯片在工作调节较理想可以选择长步长，提高收敛时间，提高实时性补偿；否则，选择短步长，提高精度值。

作为本发明的一种改进，所述DEM模拟DAC电路，加入了八个权重相同的量化电容，电容开关由数字电路DEM信号输出进行控制，将数字DEM信号转化为模拟DEM信号，将模拟DEM信号混入到ADC流水线的第一级输出中，其作用均匀平衡器件的不理想性，减小这种不理想性带来的噪声，进而对LMS算法的输入进行优化，防止出现较大误差引起收敛的速度，同时这种均匀的噪声输入有可以直接对收敛起到均衡的作用，减少不可收敛的问题。

作为本发明的一种改进，所述LMS算法结构根据具体的精度要求及收敛时间，在该LMS算法实现中，加入了步长值可控电路，可通过芯片通讯模块写入相应寄存器修改收敛速度，收敛速度范围在0～16倍，可以根据具体芯片工作环境，对收敛精度和速度进行折中选择。

作为本发明的一种改进，所述电路校准电路流程，通过控制位启动数字域校准模块，数字域DEM信号输出到模拟域，将DEM数字信号转化为DEM模拟信号,加入到模拟域的输入信号中，最后将带有DEM模拟信号进行量化，将量化后的数字信号重新输入到数字域，选择步长及相关设置，启动收敛电路对误差因子进行收敛，通过补偿电路进行对输入信号进行数字补偿。

作为本发明的一种改进，其中伪随机序列在数字域电路中产生，然后经过模拟域，作用于模拟域，最后送回数字域电路同时在数字域将抖动信号消除。

相对于现有技术，本发明具有如下优点，该数字校准电路的整体结构设计巧妙，通过对数字电路对模拟电路进行校准，可以实时对因外界环境变化导致的运算放大器及寄生电容等带来的误差因子进行监控，根据实际的误差因子系数对量化后的模拟信号完成相应的数字补偿，在原有Dither功能的基础上，巧妙采用数据非相关性的这个特点，进行求和取平均的方式，再利用LMS算法的收敛性，采用较小的硬件开销，完成实时的数字校准。同时在数字域进及模拟域加入了DEM结构对应结构，进一步优化了收敛因偶然因素造成的较大噪声引起收敛错误的可能性。设计中采用了平行的LFSR的结构来产生随机数，提高了输出信号的随机性，在DEM结构中同时采用复用其结果，增加了硬件资源的利用率。此外，LMS算法采用了可调节的步长，可以更好的对输出信号完成实时性数字补偿。

附图说明

图1为数字电路与模拟电路的关系；

图2为模拟电路产生误差的电路结构；

图3为模拟电路DEM结构；

图4为数字电路DEM结构；

图5为pn序列的产生；

图6为LMS算法的结构；

图7为LMS算法流水线结构。

具体实施方式：

为了加深对本发明的理解，下面结合附图对本实施例做详细的说明。

实施例1：参见图1，一种基于动态单元匹配的模数转换器数字校准电路，该技术方案为通过数字模块注入十比特Dither抖动信号，对模拟域进行混入类似“白噪声信号”，这种设计本身就可以有效地改善信号的量化噪声及传递函数的微分非线性，通过子DAC转化为Dither信号，将其加入到第一级的余量信号中，这个含有Dither信号的余量信号将和原始信号的余量信号经过各级的运算放大，进行采样、比较器量化及后续Pipeline结构等，最后将量化的信号结果输出到数字电路中。所以这个抖动信号和原始输入信号将同样带有一致的上述误差问题，不同的是处理后的模拟电路输出信号中含有我们已知的Dither信号，通过收敛运算跟踪这个抖动信号的变化值Delta，来求得相对应的误差因子，通过误差因子来算原信号的补偿值，在数字域进行实时误差补偿。

其中，在数字域电路中加入算法校准，取求解上述的误差因子，在设计中采用了LMS算法(最小均方算法)，是一种最陡下降算法的改进算法，运用最速下降法的进一步优化延伸，结构简单，易于实现，只需要在每次迭代时利用输入向量和期望相应，虽然LMS收敛速度缓慢，因为结构简单算术逻辑单元相对较少，在设计中可以节省大量硬件资源，所以在设计中采用LMS算法进行收敛误差因子。

其中，所述模拟电路中Dither电路需要进行加入DEM电路，采用DEM(DynamicElement Matching)动态元器件匹配结构，常见的Dither抖动注入电路为每一位的权重成指数倍增加，如最低位代表8个LSB大小，次低位为16个LSB大小，依次成倍数递增。修改后的DEM结构是将抖动的低4比特等比权重改为8比特等权重的电路，做成低位DEM权重相同与高位权重不同的混合权重电路结构，可以更有效地平均电容误差，将4位电容误差平均到8位电容上，这种结构可以使数字域电路更有效利用DEM的量化输出结果来求误差系数的收敛值，更好的匹配数字电路的LMS算法结构求校准补偿值，在结构上是牺牲较小资源代价来换取更高的稳定性和可靠性。

其中，所述数字电路中伪随机序列的设计采用循环种子伪随机序列，保证伪随机序列的每一位都是互相不相关性，这也是数字电路进行对模拟电路校准的基础。利用噪声与输入信号不相关特性，对其进行相关、累加、取平均的运算步骤之后能量会趋向于零。利用随机序列自相关性，对它进行自相关、累加、取平均的步骤之后能量会趋向于自身能量的平均值。利用这个原理，就可以把误差因子提取出来。通过误差因子进行对模拟域量化的输出信号进行补偿，这个误差主要集中在PipelineADC的第一级的余量输出中，通过对数字域电路对这个量的补偿，实现对整个模拟量化误差的补偿。

其中，所述伪随机序列的设计，设计中的伪随机序列周期为2^23-1，其中采用了循环变化的转移矩阵的设计，可以提高伪随机序列的复杂度和更高的随机性，这种设计的好处实现每一位都是非相关的，同时可以配合LMS算法进行更有效的收敛运算，另外将其中伪随机数的后4比特进行了DEM的设计，进一步提高周期性，进而增强伪随机序列的随机性，可以更好的平均低位引入的噪声问题。

其中，所述伪随机序列在数字域电路中产生，然后经过模拟域，作用于模拟域，最后送回数字域电路同时在数字域将抖动信号消除，这样的结构可以间接的对模拟域的电容进行校准，跟踪数字的编码变化，相应对其补偿，补偿模拟域因器件的误差导致的量化误差，通过数字电路和模拟电路相互交织的结构，再加上抖动信号本身平衡了器件的失配误差的作用，可以大大减小模拟域的因器件失配引起的量化误差。

具体实施例：一种基于动态单元匹配的模数转换器数字校准电路，如图1所示，为ADC芯片的数字域电路与模拟域电路的相互关系，模拟域电路通过各级量化为数字域电路提供输入，数字域电路为模拟域可以工作在最优工作点提供了环境，带有DEM结构的抖动信号输入，使模拟域电路可以一方面可以平均自身噪声，另一方面通过数字域电路的LMS算法对模拟电路的误差因子系数进行收敛，进一步利用求的误差因子系数对造成的误差进行实时补偿。

参见如图2，为模拟电路的第一级结构，流程为输入信号通过采样电容后，在Sub_ADC进行量化，然后经过Sub_DAC再将量化信号转化为模拟DEM信号，将原信号除去第一级的量化信号，转化为第一级的余量信号，此处加入了特定的带有DEM结构的Dither数字输入信号输入，将此抖动信号混入第一级的余量信号中，这个结点信号后续后通过运算放大器，随后将放大后的信号送入后级ADC流水线，这种结构Dither抖动信号和余量信号将经过一致的数据通路，最后将量化结果送入数字域电路，这个结构第一级运算放大器在实际工作中因外界环境变化，可能工作在不理想的工作状态下，所以存在有限开环增益等引起的问题。数字产生的Dither信号因相同通路也同样存在一个同一误差，通过Dither信号来校准这个误差是本设计的中心思想。本设计在信号进入运算放大器前，混入了已知的带有DEM信号的Dither信号，实际DEM信号也属于Dither信号一部分，这个信号是数字域电路产生的伪随机序列，每一位数据相互都具有非相关性，这也是求增益误差因素的一个基础。

如图3所示，为模拟电路DEM结构，该结构实际是降低噪声对模拟电路的影响，将Dither信号的低4比特权重为4:2:1:1的信号转为权重都为1的随机信号，因元器件的连接关系使得各失配元器件的误差平均值近似相等，从而减小元器件失配对系统性能的影响。这一技术经常用于减小单位元素失配对Sub_DAC性能的影响，减少噪声及元器件带来的噪声影响。DTH[7:0]是等权重的伪随机信号，DTH[14:8]为等比权重的伪随机信号。通过控制比较器电容开关，转换为模拟量，注入到Pipeline第一级的余量信号中。

如图4所示，为在数字域电路产生等权重的DEM信号框架图。采用完全随机DEM结构完成4位二进制DEM译码器的设计，结构中采用了对称的五级流水线框架，包含了三种基本模块：加法器、M序列发生器和1/2电路，结构简单资源占用少容易实现，M序列发生器产生伪随机序列起到整个机构随机的控制位。

如图5所示，为M序列发生器结构框图，该伪随机序列产生器采用了二十三比特线性反馈移位寄存器(LFSR)的电路结构，周期为2²³-1，此外为了提高伪随机数的随机特性，采用了平行LFSR结构产生，通过不断改变初始状态的状态来获取最新的序列，这种结构可以使每一位都是非相关性，且每一位的周期为2²³-1。同时资源复用，用于图4中产生DEM输出。

如图6所示，为LMS算法的结构框图，LMS算法是校准方法的核心模块，当无限迭代时，滤波器权矢量将达到最优值或出于其附近很小的领域内，利用算法系数收敛这一特点，将误差因子系数作为需要求的最优值，算法输入为DEM的数字信号和送入模拟域量化后的信号，根据模拟输入量和DEM信号的非相关性，进行累加就平均趋近为零这一性质，利用LMS算法对其进行求误差因子系数最优解。

如图7所示，为LMS算法结构建立的流水线结构框图，算法的实现采用流水线结构设计，算法中涉及到的乘法器采用了3阶Booth乘法器，可以高速且低功耗的完成有符号位运算，3阶Booth乘法器本身为流水线结构的乘法器，在设计中便于实现，同时提高运算速率。

需要说明的是上述实施例，并非用来限定本发明的保护范围，在上述技术方案的基础上所作出的等同变换或替代均落入本发明权利要求所保护的范围。

Claims (9)

1.一种基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述校准电路包括伪随机序列发生器、DEM译码器、LMS算法收敛模块、Booth乘法器、DEM模拟DAC电路,数字域电路包括伪随机序列发生器、DEM译码器、LMS算法收敛模块、Booth乘法器，其中伪随机序列电路为DEM译码器提供输入，LMS算法收敛模块调用Booth乘法器，提高算法性能及速度，模拟域电路包括DEM模拟DAC电路，DEM译码器的输出作为其输入，输出作为LMS算法收敛模块的输入。

2.根据权利要求1所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述伪随机系列发生器采用了平行线性反馈移位寄存器的结构，由二十三个寄存器组成，采用平行线性反馈将初始状态进行循环变化。

3.根据权利要求2所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述DEM译码器采用了加法器、M序列发生器和1/2电路，将四位二进制数据译码为随机的八位类温度计码，利用1/2电路通过伪随机序列作为开关将四比特二进制数分为二个三比特随机数，将三比特二进制数再次分为二个二比特随机数，将二比特二进制数再次分为二个一比特随机数，以树形结构相连。

4.根据权利要求3所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述LMS算法收敛模块，采用了七阶流水线的结构来实现，包括两个乘法器、两个加法器及步长选择单元，输入端为含有DEM量化信号的输入信号及数字DEM信号，通过非相关性信号特征，通过由加法器和乘法器实现的最小均方算法收敛电路，收敛公式为ω_i+1＝ω_i–u*d(k)(ω_id(k)-y(k))，对误差因子进行收敛获取收敛值，其中d(k)为收敛期望值，y(k)为实际训练值，u为收敛步长，ω_i为需要收敛的误差因子。

5.根据权利要求3或4所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述DEM模拟DAC电路，加入了八个权重相同的量化电容，电容开关由数字电路DEM信号输出进行控制，将数字DEM信号转化为模拟DEM信号，将模拟DEM信号混入到ADC流水线的第一级输出中。

6.根据权利要求5所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述LMS算法结构根据具体的精度要求及收敛时间，在该LMS算法实现中，加入了步长值可控电路，可通过芯片通讯模块写入相应寄存器修改收敛速度，收敛速度范围在0～16倍。

7.根据权利要求6所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述电路校准电路流程，通过控制位启动数字域校准模块，数字域DEM信号输出到模拟域，将DEM数字信号转化为DEM模拟信号,加入到模拟域的输入信号中，最后将带有DEM模拟信号进行量化，将量化后的数字信号重新输入到数字域，选择步长及相关设置，启动收敛电路对误差因子进行收敛，通过补偿电路进行对输入信号进行数字补偿。

8.根据权利要求6所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，其中伪随机序列在数字域电路中产生，然后经过模拟域，作用于模拟域，最后送回数字域电路同时在数字域将抖动信号消除。

9.根据权利要求6所述的基于动态单元匹配的模数转换器数字校准电路，其特征在于，所述Booth乘法器，设计中为了配合算法时序将其改为六级流水线结构，以协调算法模块的输入信号的时序与之匹配，同时六级流水线结构设计可以有效地降低峰值功耗。

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