CN112233709A - 存储系统深度空闲电力模式 - Google Patents

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Abstract

本申请涉及存储系统深度空闲电力模式。公开了系统和方法，所述方法包含：在进入存储系统的空闲电力模式之后的第一阈值时间之后，在未通过通信接口从主机装置接收到命令的情况下，使用所述存储系统的控制电路系统将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且使所述存储系统的电力模式从空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述空闲模式的第一电力水平的第二电力水平和高于所述空闲模式的第一退出时延的第二退出时延。所述控制电路系统可以进一步确定所述存储系统准备好进入省电电力模式，并且使用与所述通信接口分离的单向电力状态信号接口来提供对所述确定的指示。

Description

存储系统深度空闲电力模式
技术领域
本公开涉及存储系统深度空闲电力模式。
背景技术
存储器装置是为主机系统(例如，计算机或其它电子装置)提供数据的电子存储的半导体电路。存储器装置可以是易失性的或非易失性的。易失性存储器需要电力来维持数据，并且包含如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等装置。非易失性存储器可以在未被供电时保留所存储的数据，并且包含如闪速存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器(如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM))或其它存储器(如磁阻随机存取存储器(MRAM)、3D交叉点(XPoint)存储器、铁电存储器(FeRAM)、相变存储器(PCM)等)等装置。
主机系统(例如，主机)通常包含：主机处理器、用于支持主机处理器的第一数量的主机存储器(例如，主存储器，通常为如DRAM等易失性存储器)、以及附加于或独立于主存储器的提供另外的存储以保留数据的一或多个存储系统(例如，通常为如闪速存储器等非易失性存储器)。
存储系统(例如，固态驱动器(SSD)、通用闪速存储(UFS)装置等)可以包含存储器控制器和一或多个存储器装置，所述一或多个存储器装置包含许多(例如，多个)管芯或逻辑单元(LUN)。在某些实例中，每个管芯可以包含其上的许多存储器阵列和外围电路系统，如管芯逻辑或管芯处理器。存储器控制器可以包含被配置成通过通信接口(例如，双向并行或串行通信接口)与主机装置(例如，主机处理器或接口电路系统)通信的接口电路系统。存储器控制器可以：从主机系统接收与存储器操作或指令相关联的命令或操作，如用于在存储器装置与主机装置之间传送数据(例如，用户数据和相关联的完整性数据，如错误数据或地址数据等)的读取或写入操作、用于从存储器装置擦除数据的擦除操作；执行驱动管理操作(例如，数据迁移、垃圾收集、块引退)等。
软件(例如，程序)、指令、操作系统(OS)和其它数据通常存储在存储系统上，并且由主存储器存取以供主处理器使用。主存储器(例如，RAM)通常比存储系统的大多数存储器装置(例如，非易失性存储器装置，如SSD等)更快、更昂贵并且是不同类型的存储器装置(例如，易失性存储器装置)。除了主存储器之外，主机系统可以包含不同形式的易失性存储器，如一组静态存储器(例如，高速缓存，通常为SRAM)，所述不同形式的易失性存储器通常比主存储器更快，在某些实例中被配置成以接近或超过主机处理器的速度操作，但是密度较低并且成本较高。
发明内容
在一个方面，本公开涉及一种主机系统，其包括：主机装置，所述主机装置包括主机处理器；存储系统，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；以及通信接口，所述通信接口位于所述主机装置与所述存储系统之间，所述通信接口被配置成实现所述主机装置与所述存储系统之间的通信，其中所述存储系统被配置成通过所述通信接口从所述主机装置接收命令，其中所述主机装置被配置成控制所述存储系统的电力模式，所述电力模式包括活动电力模式、空闲电力模式和深度空闲电力模式，其中所述通信接口被配置成在所述活动电力模式下置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下置于休眠状态，并且其中，在完成操作之后，所述控制电路系统被配置成从所述活动电力模式转变为所述空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延，并且其中，在进入所述空闲电力模式之后的第一阈值时间之后，所述控制电路系统被配置成将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在另一个方面，本公开涉及一种设备，其包括：存储系统，所述存储系统包括至少一个非易失性存储器装置、耦接到所述至少一个非易失性存储器装置的控制电路系统以及被配置成从主机装置接收命令的接口电路系统，其中在完成操作之后，所述控制电路系统被配置成从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延，并且其中，在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，所述控制电路系统被配置成将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在另外的方面，本公开涉及一种方法，其包括：在存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；在完成操作之后，使用所述控制电路系统使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；以及在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，使用所述存储系统的所述控制电路系统将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在另外的方面，本公开涉及至少一种非暂时性计算机可读存储媒体，其包括指令，所述指令在由存储系统的控制电路系统执行时使所述控制电路系统：在所述存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置；在完成操作之后，使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；并且在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下：将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器；并且使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
附图说明
在未必按比例绘制的附图中，相同的数字可以在不同的视图中描述类似的组件。具有不同字母后缀的相同数字可以表示类似组件的不同实例。附图通常通过举例而不是通过限制方式展示了本文档中所讨论的各种实施例。
图1展示了包含主机装置和存储系统的示例主机系统。
图2展示了不同的电力模式的示例状态图。
图3A-3C展示了包含活动电力模式、空闲电力模式和深度空闲电力模式的不同电力模式的示例电流汲取量(current draw)。
图4展示了与非架构半导体存储器阵列的示例示意图。
图5展示了存储器模块的示例框图。
图6展示了信息处理系统的示例框图。
具体实施方式
包含主机装置、存储系统和通信接口的现代主机系统具有不同的电力模式，包含例如活动电力模式、空闲电力模式、预活动电力模式、睡眠电力模式、预睡眠电力模式、断电电力模式和预断电电力模式。在不同的非活动电力模式下，可以对各个系统资源断电以节省电力。然而，必须维护或以其它方式管理包含不同的电力水平的某些系统资源，以维持易失性存储器中的数据或对传入的命令的响应等。另外，许多主机系统在整个主机系统中共享电力轨，从而防止电力单独从存储系统中移除，这进一步限制了省电。
例如，在任何命令或后台操作完成时，主机系统可以从活动电力模式转变为空闲电力模式。然而，传统空闲电力模式中的省电受到这种模式的响应要求的限制；接收任何UFS协议信息单元(UPIU)将会使存储系统转变成活动电力模式，并且这种系统必须响应于其接收。在空闲电力模式下的第一阈值时间量(例如，5秒等)之后，主机系统可以通过活动电力模式转变为如睡眠电力模式等省电电力模式，以在进入省电模式之前使易失性存储器(例如，高速缓存、静态存储器等)同步。可能需要活动电力模式来启用存储系统与主机装置之间的通信，使得存储系统可以向主机装置提供存储系统或其组件准备好被置于省电电力模式的指示，其中VCC可以被移除。
除其它之外，本发明人已经认识到与传统空闲电力模式不同的深度空闲电力模式被配置成在当前在空闲电力模式中实现的电力消耗降低之外进一步降低电力消耗。例如，在空闲电力模式下的第二阈值时间量(例如，10毫秒、20毫秒、50毫秒等，短于第一阈值)之后，存储系统可以转变为深度空闲电力模式。在深度空闲电力模式开始时，存储系统可以如使用存储系统的自动同步高速缓存功能等将所有经过高速缓存的主机数据刷写到非易失性存储器(NVM)(例如，与非)中，由此降低传统空闲电力模式的剩余第一阈值时间的电流要求。
以下表1展示了包含活动电力模式、空闲电力模式、深度空闲电力模式和睡眠电力模式的不同存储系统电力模式，以及与其相关联的不同电力要求和退出时延。例如，在活动电力模式下：通信接口被启用(例如，处于FAST状态)；通常用于向通信接口提供电力的ICCQ2 RMS电流可能需要200mA的电流；通常用于为存储系统的一或多个存储器装置供电的ICC RMS电流可能需要60μA的电流；并且退出时延是不适用，因为退出时延通常是指响应于通过通信接口从主机装置接收到的命令而返回到活动电力模式所需的时间。相比之下，在空闲电力模式下：通信接口处于休眠状态，低电力模式仍然响应于来自主机装置的传入的命令；ICCQ2 RMS电流可能需要33mA的电流；ICC RMS电流可能需要60μA的电流；并且如从空闲电力模式到活动电力模式等退出时延可以小于(但是为大约)100微秒。在睡眠电力模式(例如，省电电力模式)下：通信接口处于休眠状态；ICCQ2 RMS电流可能需要320μA的电流(相比于在活动电力模式和空闲电力模式下，存储系统在睡眠电力模式下可以响应于更小的命令子集，并且可以终止其它命令，如以下引用的一或多个联合电子装置工程协会(JEDEC)UFS标准中所描述的)；ICC RMS电流可以是不适用，因为VCC通常在睡眠电力模式下被移除；并且如从睡眠电力模式到活动电力模式等退出时延可以小于(但是为大约)20毫秒。
如由本发明人认识到的，在深度空闲电力模式下：通信接口处于休眠状态；ICCQ2RMS电流可能需要320μA的电流(相比于在活动电力模式和空闲电力模式下，存储系统在深度空闲电力模式下可以响应于更小的命令子集，并且与以上针对睡眠电力模式所描述的类似，可以终止其它命令)，所述电流显著小于空闲电力模式所需的电流；通常用于为存储系统的一或多个存储器装置供电的ICC RMS电流可能需要60μA的电流；并且如从深度空闲电力模式到活动电力模式等退出时延可能小于(但是为大约)2毫秒，大于从空闲电力模式退出所需的时间，但显著小于退出睡眠电力模式所需的时间。
UFS电力模式 活动 空闲 深度空闲 睡眠
UniPro电力模式 FAST 休眠 休眠 休眠
ICCQ2 RMS电流 200mA 33mA 320μA 320μA
ICC RMS电流 60μA 60μA 60μA 不适用
退出时延 不适用 <100微秒 <2毫秒 <20毫秒
表1.电力模式
尽管本文关于包括移动行业处理器接口(MIPI)统一协议(UniPro)层和M-PHY物理层以及与非(例如，3D与非)存储器装置的UFS系统进行了描述，但是这种深度空闲电力模式适用于其它类型的物理层或接口，以及其它存储系统或存储器，如3D XPoint存储器、铁电存储器(FeRAM)等。本文所展示的包含在表1中的值可以包含例如使用一或多个电力参数描述符来设置的最大值。
图1展示了示例系统(例如，主机系统)100，所述示例系统包含主机装置105(例如，UFS主机)和存储系统110(例如，UFS装置)，所述主机装置和所述存储系统被配置成通过通信接口(I/F)115(例如，双向并行或串行通信接口，如UFS接口)进行通信。在一个实例中，通信接口115可以被称为主机接口。主机装置105可以包含主机处理器106(例如，主机中央处理单元(CPU)或其它处理器或处理电路系统，如存储器管理单元(MMU)、接口电路系统等)。在某些实例中，主机装置105可以包含主存储器(主MEM)108(例如，DRAM等)和任选的静态存储器(静态MEM)109，以支持主机处理器(主机PROC)106的操作。
存储系统110可以包含通用闪速存储(UFS)装置、嵌入式MMC(eMMCTM)装置或一或多个其它存储器装置。例如，UFS装置的通信接口115可以包含串行双向接口，如在一或多个联合电子装置工程协会(JEDEC)标准(例如，JEDEC标准D223D(JESD223D))中定义的通常被称为JEDEC UFS主机控制器接口(UFSHCI)3.0等串行双向接口，包含例如上游和下游道路(例如，分别为DIN_t、DIN_c和DOUT_t、DOUT_c)。
在另一个实例中，如果存储系统110包含eMMC装置，则通信接口115可以包含许多并行双向数据线(例如，DAT[7:0])和一或多条命令线，如在一或多个JEDEC标准(例如，JEDEC标准D84-B51(JESD84-A51)，通常被称为JEDEC eMMC标准5.1等)中所定义的。在其它实例中，存储系统110可以包含一或多个其它存储器装置，或者通信接口115可以包含一或多个其它接口，这取决于主机装置105和存储系统110。
存储系统110可以包含存储器控制器(MEM CTRL)111和非易失性存储器装置112。存储器控制器111可以任选地包含有限数量的静态存储器119，以支持存储器控制器111的操作。在一个实例中，非易失性存储器装置112可以包含许多非易失性存储器装置(例如，管芯或LUN)，如一或多个堆叠式闪速存储器装置(例如，如用非易失性存储器装置112下面的堆叠式虚线所展示的)等，所述许多非易失性存储器装置各自包含非易失性存储器(NVM)113(例如，非易失性存储器单元的一或多个组)和装置控制器(CTRL)114或其上的其它外围电路系统(例如，装置逻辑等)，并且由存储器控制器111通过与通信接口115分离的内部存储系统通信接口(例如，开放式与非闪存接口(ONFI)总线等)来控制。如本文所使用的，控制电路系统可以是指存储器控制器111、装置控制器114、或存储系统110中的其它外围电路系统、NVM装置112中的一或多个。
闪速存储器装置通常包含单晶体管、浮置栅极(FG)或替换栅极(RG)(或电荷俘获)存储结构(存储器单元)的一或多个组。两种常见类型的闪速存储器阵列架构包含与非架构和或非架构。存储器阵列的存储器单元通常以矩阵布置。阵列的行中的每个存储器单元的栅极耦接到存取线(例如，字线)。在NOR架构中，阵列的列中的每个存储器单元的漏极耦接到数据线(例如，位线)。在与非架构中，阵列的列中的每个存储器单元的漏极在源极线与位线之间(源极到漏极)串联耦接在一起。
或非、与非、3D XPoint、FeRAM、MRAM、或一或多个其它架构半导体存储器阵列中的每个存储器单元可以被单独地或共同地编程到一或许多种经过编程的状态。单级单元(SLC)可以表示两种经过编程的状态之一(例如，1或0)下的每单元数据的一个位。多级单元(MLC)可以表示许多种经过编程的状态(例如，2n，其中n是数据位的数量)下的每单元数据的两个或两个以上位。在某些实例，MLC可以是指在4种经过编程的状态之一下存储数据的两个位的存储器单元。三级单元(TLC)可以表示8种经过编程的状态之一下的每单元数据的三个位。四级单元(QLC)可以表示16种经过编程的状态之一下的每单元数据的四个位。在其它实例中，MLC可以是指每单元可以存储数据的多于一个位的任何存储器单元，包含TLC和QLC等。
在三维(3D)架构半导体存储器装置技术中，存储器单元可以堆叠，以增加分层、物理页的数量，并且相应地增加存储器装置中存储器单元的密度。数据通常作为小单元任意地存储在存储系统上。即使作为单个单元存取，数据也可以以小型随机4-16k单个文件读取的方式(例如，60％-80％的操作小于16k)接收。用户以及甚至内核应用都难以指示数据应当存储为一个连续聚合单元。文件系统通常被设计成优化空间使用，并且不是连续检索空间。
存储器控制器111可以从主机装置105接收指令，并且可以与非易失性存储器装置112通信，以向非易失性存储器装置112的存储器单元中的一或多个存储器单元传送数据(例如，写入或擦除)或从所述一或多个存储器单元传送数据(例如，读取)。除其它之外，存储器控制器111可以包含电路系统或固件，如许多组件或集成电路。例如，存储器控制器111可以包含一或多个存储器控制单元、电路或组件，所述一或多个存储器控制单元、电路或组件被配置成控制跨存储器阵列的存取并且在主机装置105与存储系统110之间提供转换层，如存储器管理器、一或多个存储器管理表等。
除其它之外，存储器管理器可以包含电路系统或固件，如与各种存储器管理功能相关联的许多组件或集成电路，除了其它功能之外，所述各种存储器管理功能包含损耗均衡(例如，垃圾收集或回收)、错误检测或校正、块引退或一或多个其它存储器管理功能。存储器管理器可以将主机命令(例如，从主机装置105接收到的命令)解析或格式化为装置命令(例如，与存储器阵列的操作相关联的命令等)，或者生成用于装置控制器114或存储系统110的一或多个其它组件的装置命令(例如，用于完成各种存储器管理功能)。
存储器管理器可以包含一组管理表，所述一组管理表被配置成维护与存储系统110的一或多个组件相关联的各种信息(例如，与耦接到存储器控制器111的存储器阵列或一或多个存储器单元相关联的各种信息)。例如，管理表可以包含关于耦接到存储器控制器111的存储器单元的一或多个块的块年龄、块擦除计数、错误历史或一或多个错误计数(例如，写入操作错误计数、读取位错误计数、读取操作错误计数、擦除错误计数等)的信息。在某些实例中，如果针对错误计数中的一或多个错误计数的检测到的错误的数量高于阈值，则位错误可以被称为不可校正的位错误。除其它之外，管理表可以维护可校正的位错误或不可校正的位错误的计数。在一个实例中，管理表可以包含转换表或L2P映射。
存储器管理器可以实施和使用数据结构来降低存储系统110在涉及在L2P表中搜索有效页的操作(如垃圾收集)中的时延。为此，存储器管理器被布置成维护用于物理块的数据结构(例如，表区域数据结构、跟踪数据结构等)。数据结构包含对L2P表的L2P映射表区域的指示。在某些实例中，数据结构是位图(例如，二进制阵列)。在一个实例中，位图包含用于跨越L2P表的多个互斥区域中的每个区域的位。
非易失性存储器装置112或非易失性存储器113(例如，一或多个3D与非架构半导体存储器阵列)可以包含布置在例如许多装置、平面、块、物理页、超级块或超级页中的许多存储器单元。作为一个实例，TLC存储器装置可以包含每页18,592字节(B)的数据、每块1536页、每平面548个块和每装置4个平面。作为另一个实例，MLC存储器装置可以包含每页18,592字节(B)的数据、每块1024页、每平面548个块和每装置4个平面，但是所需写入时间为对应的TLC存储器装置的一半并且编程/擦除(P/E)周期为对应的TLC存储器装置的两倍。其它实例可以包含其它数量或布置。超级块可以包含多个块(如来自不同平面等)的组合，并且窗口可以是指通常与物理到逻辑(P2L)表组块等覆盖的一部分相匹配的超级块的条带，并且超级页可以包含多个页的组合。
术语“超级”可以是指一或多个事物的组合或倍数。例如，超级块可以包含块的组合。如果存储器装置包含4个平面，则超级块可以是指每个平面上的相同块，或跨窗格的块的图案(例如，平面0上的块0、平面1上的块1、平面2上的块2以及平面3上的块3等的组合)。在一个实例中，如果存储系统包含多个存储器装置，则块的组合或图案可以跨多个存储器装置延伸。术语“条带”可以是指一或多个事物中的一或多个件的组合和模式的图案。例如，超级块的条带可以是指来自超级块中每个块的页的组合或图案。
在操作中，数据通常以页的形式写入存储系统110或从所述存储系统读取，并以块的形式擦除。然而，一或多个存储器操作(例如，读取、写入、擦除等)可以根据需要在更大或更小的存储器单元组上执行。例如，可以在数据迁移或垃圾收集期间收集来自卸载单元的标记数据的部分更新，以确保其被高效地重写。存储器装置的数据传送大小通常被称为页，而主机装置的数据传送大小通常被称为扇区。尽管数据页可以包含许多字节的用户数据(例如，包含许多数据扇区的数据有效载荷)及其对应的元数据，但是页大小通常仅是指用于存储用户数据的字节数量。作为一个实例，页大小为4kB的数据页可以包含4kB的用户数据(例如，假设扇区大小为512B的8个扇区)以及许多字节(例如，32B、54B、224B等)的与用户数据相对应的辅助数据或元数据，如完整性数据(例如，错误检测或校正码数据)、地址数据(例如，逻辑地址数据等)或与用户数据相关联的其它元数据。
不同类型的存储器单元或存储器阵列可以提供不同的页大小，或可能需要不同数量的与其相关联的元数据。例如，不同的存储器装置类型可以具有不同的位错误率，这可能导致确保数据页完整性所需的元数据的数量不同(例如，与具有较低位错误率的存储器装置相比，具有较高位错误率的存储器装置可能需要更多字节的错误校正码(ECC)数据)。作为一个实例，与对应的SLC与非闪存装置相比，MLC与非闪存装置可以具有更高的位错误率。由此，与对应的SLC装置相比，MLC装置可能需要用于错误数据的更多的元数据字节。
在一个实例中，组块或数据单元中的数据可以贯穿其在存储系统上的保有期以优化的方式进行处理。例如，在数据迁移(例如，垃圾收集等)期间，将数据作为一个单元进行管理，使得在将数据移动到其在存储系统上的新物理位置时保留高效的读取/写入性质。在某些实例中，对可配置用于存储、标记等的组块、数据单元或块的数量的唯一限制是系统的容量。
主机装置105或存储系统110中的一或多个可以包含接口电路系统，如主机接口电路系统(I/F CKT)107或存储接口电路系统(I/F CKT)117，所述接口电路系统被配置成实现主机系统100的组件之间的通信。每个接口电路系统可以包含一或多个UFS互连(UIC)层，如移动行业处理器接口(MIPI)统一协议(UniPro)层和M-PHY层(例如，物理层)，所述一或多个UFS互连层包含电路组件和接口。M-PHY层包含差分发射(TX)和接收(RX)信令对(例如，DIN_t、DIN_c和DOUT_t、DOUT_c等)。在某些实例中，主机I/F CKT 107可以包含控制器(例如，UFS控制器)、驱动器电路(例如，UFS驱动器)等。尽管本文关于UniPro层和M-PHY层进行了描述，但是电路组件或接口的一或多个其它组可以用于在主机系统100的电路组件之间传送数据。
主机系统100的组件可以被配置成使用一或多个主机电压(包含例如VCC、VCCQ和任选的VCCQ2)来接收或操作。在某些实例中，主机电压或电力轨中的一或多个可以由电力管理集成电路(PMIC)121管理或控制。在某些实例中，VCC可以是第一电源电压(例如，2.7V-3.3V、1.7V-1.95V等)。在一个实例中，静态存储器119或非易失性存储器装置112中的一或多个可能需要VCC进行操作。VCCQ可以是低于VCC的第二电源电压(例如，1.1V-1.3V等)。在一个实例中，存储器控制器111、通信接口115或存储器I/O或其它低电压块中的一或多个可以任选地需要VCCQ进行操作。VCCQ2可以是VCC与VCCQ之间的第三电源电压(例如，1.7V-1.95V等)。在一个实例中，存储器控制器111、通信接口或其它低电压块中的一或多个可能任选地需要VCCQ2。在某些实例中，可以将每个主机电压设置成以一或多个电流电平提供电压，所述电流电平可由一或多个装置描述符和电平(例如，在[0:15]之间，每个描述符和电平表示不同的最大预期源电流等)控制。
本发明人已经进一步认识到，除其它之外，可以将另外的电力状态信号接口(PWR_ST)120添加到主机系统100，以使存储系统110能够在主机接口115被禁用或断电时向主机装置105传送电力状态，从而使得能够在不需要活动通信接口115的情况下从主机系统100降低或移除VCC或一或多个其它电力轨。因此，使用电力状态信号接口120，存储系统110可以向主机装置105提供存储系统110正进入低电力、省电电力模式的指示，所述主机装置传统上例如使用PMIC 121等控制主机系统100的电力水平。存储系统110可以在将存储在易失性存储器(例如，高速缓存、静态存储器119等)中的数据移动到非易失性存储器113等之后提供这种指示。作为响应，主机装置105通常可以从存储系统110或总体上从主机系统100移除VCC或一或多个其它电力轨等。例如，当存储系统110活动时，电力状态信号接口120可以被拉高，并且当存储系统110准备好移除VCC时，所述电力状态信号接口可以被拉低。如在向存储系统110发送省电电力模式请求之后，PMIC 121可以如从电力状态信号接口120接收指示，并且当从存储系统110接收到这种指示时切断VCC。电力状态信号接口120可以附加于通信接口115(或硬件复位接口)或与所述通信接口(或硬件复位接口)分离，并且在某些实例中，可以是从存储系统110到主机装置105单向的。
图2展示了不同电力模式(例如，UFS电力模式)的示例状态图200。状态图200包含四种主要电力模式：活动电力模式202、睡眠电力模式204、断电电力模式207以及空闲电力模式208。状态图200进一步包含用于促进在主要电力模式中的每种主要电力模式之间的转变或转变为主要电力模式中的每种主要电力模式的三种转变模式，所述三种转变模式包含：预睡眠电力模式203、预活动电力模式205和预断电电力模式206。
通电电力模式201可以在装置(例如，UFS装置，如UFS主机、UFS存储系统等)通电或复位(例如，硬件复位等)之后发生。在初始化之后，装置可以转变为活动电力模式202，以响应于或执行命令或后台操作。装置可以从活动电力模式202转变为包含睡眠电力模式204、断电电力模式207或空闲电力模式208的若干种其它电力模式之一，这取决于(除其它之外)启停单元(SSU)命令的接收(或缺少所述接收)或在未接收到SSU的情况下定时器的期满。除其它之外，SSU命令包含电力状况(PC)字段。设置为1(1h)的PC字段可以使装置转变为活动电力模式。设置为2(2h)的PC字段可以使装置转变为睡眠电力模式。设置为3(3h)的PC字段可以使装置转变为断电电力模式。在其它实例中，可以定义或使用一或多个其它PC字段或SSU字段。
在完成处理此类命令或操作所需的设置之后，可以从通电电力模式201或预活动电力模式205进入活动电力模式202。在执行未决命令或后台操作之后，可以进入空闲电力模式208。任何命令的接收可以使装置从空闲电力模式208转变为活动电力模式202。另外，在转变为睡眠电力模式204或断电电力模式207之前，如在未接收到命令或未执行后台活动的一段时间之后或响应于命令，可以重新进入活动电力模式202。
如与活动电力模式202或空闲电力模式208相比较，睡眠电力模式204可以降低装置的电力消耗。在某些实例中，在睡眠电力模式204期间，VCC被移除，并且装置可以仅响应于命令的减少的子集。在某些实例中，VCC应该在发出SSU以请求转变为活动电力模式202或断电电力模式207之前恢复。断电电力模式207可以超出在睡眠电力模式204下降低的电力消耗进一步降低装置的电力消耗。在断电电力模式207下，所有VCC和电源可以被移除，并且可能丢失需要这种电力的所有易失性数据。
可以在任何未完成的命令、操作或管理活动完成之前或在执行包含预睡眠电力模式203、预活动电力模式205和预断电电力模式206的转变电力模式的相应后续电力模式所需的所有准备完成之前进入转变电力模式，之后进入所述转变电力模式的相应后续电力模式。在某些实例中，转变电力模式消耗的电力可以不超过在其后续电力模式下消耗的电力，即，预活动电力模式205消耗的电力可以不超过活动电力模式202消耗的电力等。
除其它之外，本发明人已经认识到，对传统的空闲电力模式208的改变或另外的深度空闲电力模式209被配置成进一步降低装置的电力消耗(如与空闲电力模式208相比)，同时维持对传入的命令的响应(如与睡眠电力模式204相比)。在一个实例中，在进入通信接口(例如，UniPro层)处于休眠状态的空闲电力模式208之后阈值时间(例如，可由主机装置配置)，装置可以进入深度空闲电力模式209。先前，休眠状态变化和电力状态变化由主机装置如通过一或多个SSU控制。本文所描述的主题使装置(例如，存储系统或其组件等)能够控制或启动省电模式(例如，深度空闲电力模式)。在深度空闲电力模式209下，装置可以自动地将存储在易失性存储器(例如，高速缓存、静态存储器等)中的主机数据保存到非易失性存储器中，从而在进入主机控制的省电电力模式之前替换易失性存储器的主机控制的同步。
在通信接口(例如，UniPro层等)处于休眠状态的情况下，主机装置在没有装置准备好移除VCC(例如，易失性存储器与非易失性存储器同步等)的某一其它指示的情况下无法知道是否可以从装置(例如，存储系统或其组件等)移除VCC，而不会丢失数据。在一个实例中，装置可以如使用硬件引脚(例如，电力状态信号接口120)向主机装置提供装置在省电模式下或以其它方式准备好移除VCC(例如，在将数据从易失性存储器移动到非易失性存储器之后等)的指示。在如从主机装置接收到UFS命令或退出休眠状态时，装置可以自动地从深度空闲电力模式209唤醒或转变出所述深度空闲电力模式。
图3A-3C展示了不同电力模式下的示例装置操作和相关联的电流。尽管本文关于UniPro层进行了描述，但是在其它实例中，可以根据本文所描述的教导使用如一或多个其它物理接口或接口电路系统等一或多个其它物理层。
图3A展示了从活动电力模式到空闲电力模式302，然后到省电电力模式303的时间内的示例装置操作和电流301。在304处，在活动电力模式下执行命令。在执行命令期间，UniPro层处于309处的活动状态。活动电力模式下的电流汲取量可以为大约180mA或更大(LA)。在305处，空闲电力模式302在最后一个命令完成后开始，并且UniPro层处于310处的休眠状态，从而将电流汲取量降低到大约30-60mA(LB)等。在空闲电力模式302下接收到命令可以将装置转变回活动电力模式。
在空闲电力模式302下的第一阈值时间量(例如，5秒等)之后，装置可以转变为如308处的睡眠电力模式等省电电力模式303，其中UniPro层处于312处的休眠状态并且电流汲取量小于1mA(LC)。然而，为了到达省电电力模式303，装置通过UniPro层处于311处的活动状态的活动电力模式(如图2所展示的)进行转变，以在306处使得装置能够使易失性存储器(例如，主机装置或存储系统的静态存储器、高速缓存等)与非易失性存储器同步。在使易失性存储器同步之后并且在307处响应于SSU(其中PC＝2(2h))，装置可以(如通过预睡眠电力模式)进入省电电力模式303(例如，308处的睡眠电力模式)，其中可以任选地移除VCC等。为了从睡眠电力模式或其它省电电力模式返回到活动电力模式，如响应于SSU(其中PC＝1(1h))，可以将UniPro层置于活动状态并且可以恢复VCC。
图3B展示了从活动电力模式到323处的深度空闲电力模式，然后到324处的省电电力模式的时间内的示例装置操作和电流321。在325处，在活动电力模式下执行命令。在执行命令期间，UniPro层处于331处的活动状态。活动电力模式下的电流汲取量可以为大约180mA或更大(LA)。在326处，空闲电力模式可以开始，并且UniPro层可以处于332处的休眠状态，从而降低电流汲取量。在空闲电力模式下的第二阈值时间量(例如，10毫秒、20毫秒、50毫秒等)之后，如在未接收到命令的情况下，在327处，深度空闲电力模式可以开始，从而将电流汲取量降低到小于1mA(LC)，这是显著的节省(例如，60mA到320μA，如上表1所展示的，等)。在一个实例中，除了在326处的空闲电力模式下的阈值时间量之外，还可能要求UniPro层处于332处的休眠状态，以用于装置进入327处的深度空闲电力模式。在深度空闲电力模式323下接收到命令可以将装置转变回活动电力模式。
在327处的深度空闲电力模式(其中UniPro层处于332处的休眠状态)开始时或之前，装置(例如，存储系统或其一或多个组件等)可以在322处将主机数据转储到非易失性存储器(例如，存储系统可以将主机数据从存储系统的易失性存储器(如高速缓存、静态存储器等)传送到存储系统的非易失性存储器等)。在322处将主机数据转储到如非易失性存储器使装置能够进一步降低电力消耗，因为不再需要保留电力来将数据存储在易失性存储器中，从而如与图3A中公开的(例如，33mA到320μA等)相比，在深度空闲电力模式下进一步降低了电力消耗。然而，深度空闲电力模式比图3A的空闲电力模式需要更多的时间来响应于接收到的命令(例如，100微秒到2毫秒等)。上表1进一步展示了电流和退出时延的这种变化。
在深度空闲电力模式323下的阈值时间量(例如，第一阈值时间量，如5秒等)之后，装置可以转变为如330处的睡眠电力模式等省电电力模式324，其中UniPro层处于334处的休眠状态并且电流汲取量小于1mA(LC)。然而，为了到达省电电力模式303，装置通过UniPro层处于333处的活动状态的活动电力模式(如图2所展示的)进行转变，以在328处使得装置能够使易失性存储器(例如，主机装置或存储系统的静态存储器、高速缓存等)与非易失性存储器同步。在使易失性存储器同步之后并且在329处响应于SSU(其中PC＝2(2h))，装置可以(如通过预睡眠电力模式)进入省电电力模式324(例如，330处的睡眠电力模式)，其中可以任选地移除VCC等。为了从睡眠电力模式或其它省电电力模式返回到活动电力模式，如响应于SSU(其中PC＝1(1h))，可以将UniPro层置于活动状态并且可以恢复VCC。
图3C展示了从活动电力模式到343处的深度空闲电力模式的时间内的示例装置操作和电流341。在344处，在活动电力模式下执行命令。在执行命令期间，UniPro层处于347处的活动状态。活动电力模式下的电流汲取量可以为大约180mA或更大(LA)。在345处，空闲电力模式可以开始，并且UniPro层可以处于348处的休眠状态，从而降低电流汲取量。在空闲电力模式下的第二阈值时间量(例如，10毫秒、20毫秒、50毫秒等)之后，如在未接收到命令的情况下，在346处，深度空闲电力模式可以开始，从而将电流汲取量降低到小于1mA(LC)。在一个实例中，除了在345处的空闲电力模式下的阈值时间量之外，还可能要求UniPro层处于348处的休眠状态，以用于装置进入346处的深度空闲电力模式。在深度空闲电力模式346下接收到命令可以将装置转变回活动电力模式。
在346处的深度空闲电力模式(其中UniPro层处于348处的休眠状态)开始时或之前，装置(例如，存储系统或其一或多个组件等)可以在342处将主机数据转储到非易失性存储器(例如，存储系统可以将主机数据从存储系统的易失性存储器(如高速缓存、静态存储器等)传送到存储系统的非易失性存储器等)。然而，与图3B所展示的相比，装置可以保持在343处的深度空闲电力模式下(其中VCC通常接通)，并且不转变为省电电力模式(例如，通过活动电力模式等)，从而以相对较小的电流成本(例如，60μA，如上表1所展示的)降低响应于接收到的命令的退出时延，如20毫秒到2毫秒。
图3B和3C均不需要另外的主机驱动器变化来实施，并且可以与现有的电路系统和协议(如图3A所展示的那些)一起工作。
本文所描述的用于这种深度空闲电力模式的示例装置描述符可以包含以下：偏移量、大小、名称、制造商默认值(MDV)、用户配置(用户Conf)和描述：
Figure BDA0002578546790000141
表2.示例装置描述符
示例配置描述符报头和装置描述符可配置参数可以包含：
Figure BDA0002578546790000142
表3.示例配置描述符报头和装置描述符可配置参数
图4展示了包含许多存储器单元串(例如，第一到第三A0存储器串405A0-407A0、第一到第三An存储器串405An-407An、第一到第三B0存储器串405B0-407B0、第一到第三Bn存储器串405Bn-407Bn等)的3D与非架构半导体存储器阵列400的示例示意图，所述许多存储器单元串组织成块(例如，块A 401A、块B 401B等)和子块(例如，子块A0401A0、子块An 401An、子块B0 401B0、子块Bn 401Bn等)。存储器阵列400表示通常将在存储器装置的块、装置或其它单元中找到的大量类似结构的一部分。
每个存储器单元串包含在源极线(SRC)435或源极侧选择栅极(SGS)(例如，第一到第三A0 SGS 431A0-433A0、第一到第三An SGS 431An-433An、第一到第三B0 SGS431B0-433B0、第一到第三Bn SGS 431Bn-433Bn等)与漏极侧选择栅极(SGD)(例如，第一到第三A0 SGD426A0-428A0、第一到第三An SGD 426An-428An、第一到第三B0 SGD426B0-428B0、第一到第三Bn SGD 426Bn-428Bn等)之间在Z方向(源极到漏极)上堆叠的存储结构的许多分层。3D存储器阵列中的每个存储器单元串可以作为数据线(例如，位线(BL)BL0-BL3 420-422)沿X方向布置，并且作为物理页沿Y方向布置。
在物理页内，每个分层表示存储器单元的行，并且每个存储器单元串表示列。子块可以包含一或多个物理页。块可以包含许多子块(或物理页)(例如，128个、256个、384个等)。尽管在本文中被展示为具有两个块，每个块具有两个子块，每个子块具有单个物理页，每个物理页具有三个存储器单元串并且每个串具有存储器单元的8个分层，但是在其它实例中，存储器阵列400可以包含更多或更少的块、子块、物理页、存储器单元串、存储器单元或分层。例如，每个存储器单元串可以根据需要包含更多或更少的分层(例如，16个、32个、64个、128个等)，以及高于或低于存储晶体管(例如，选择栅极、数据线等)的半导体材料的一或多个另外的分层。作为一个实例，48GB TLC与非存储器装置可以包含每页18,592字节(B)(16,384+2208字节)的数据、每块1536页、每平面548个块和每装置4或更多个平面。
存储器阵列400中的每个存储器单元包含耦接到(例如，电连接或以其它方式操作性地连接到)存取线(例如，字线(WL)WL00-WL70 410A-417A、WL01-WL71 410B-417B等)的控制栅极(CG)，所述存取线根据需要跨具体分层或分层的一部分共同地耦接控制栅极(CG)。3D存储器阵列中的具体分层可以使用相应的存取线来存取或控制，并且因此串中的具体存储器单元可以使用相应的存取线来存取或控制。可以使用各种选择线来存取选择栅极的组。例如，第一到第三A0 SGD 426A0-428A0可以使用A0 SGD线SGDA0 425A0来存取，第一到第三An SGD 426An-428An可以使用An SGD线SGDAn 425An来存取，第一到第三B0 SGD 426B0-428B0可以使用B0 SGD线SGDB0 425B0来存取，并且第一到第三Bn SGD 426Bn-428Bn可以使用Bn SGD线SGDBn 425Bn来存取。第一到第三A0 SGS431A0-433A0和第一到第三An SGS 431An-433An可以使用栅极选择线SGS0 430A来存取，并且第一到第三B0 SGS 431B0-433B0和第一到第三Bn SGS 431Bn-433Bn可以使用栅极选择线SGS1 430B来存取。
在一个实例中，存储器阵列400可以包含被配置成耦接阵列的相应分层的每个存储器单元的控制栅极(CG)或选择栅极(或CG或选择栅极的一部分)的半导体材料(例如，多晶硅等)的许多层。可以使用位线(BL)和选择栅极等的组合来存取、选择或控制阵列中的具体存储器单元串，并且可以使用一或多条存取线(例如，字线)来存取、选择或控制具体串中的一或多个分层处的具体存储器单元。
在与非架构半导体存储器阵列中，可以通过感测与包含所选存储器单元的特定数据线相关联的电流或电压变化来存取所选存储器单元的状态。存储器阵列400可以使用一或多个驱动器(例如，通过控制电路、一或多个处理器、数字逻辑等)来存取。在一个实例中，一或多个驱动器可以通过将特定电位驱动到一或多条数据线(例如，位线BL0-BL2)、存取线(例如，字线WL0-WL7)或选择栅极来激活具体的存储器单元或存储器单元组，这取决于期望对具体的存储器单元或存储器单元组执行的操作的类型。
为了将数据编程或写入到存储器单元，可以将编程电压(Vpgm)(例如，一或多个编程脉冲等)施加到所选字线(例如，WL40)，并且因此施加到耦接到所选字线的每个存储器单元的控制栅极。编程脉冲可以例如以15V或接近15V开始，并且在某些实例中，其量值可以在每个编程脉冲施加期间增加。当将编程电压施加到所选字线时，可以将如接地电位(例如，Vss)等电位施加到为了编程而作为目标的存储器单元的数据线(例如，位线)和衬底(并且因此施加到介于源极与漏极之间的沟道)，从而使电荷从沟道转移(例如，直接注入或福勒-诺德海姆(Fowler-Nordheim，FN)隧穿等)到目标存储器单元的浮置栅极。
相比之下，可以将通过电压(Vpass)施加到具有为了编程而未作为目标的存储器单元的一或多条字线，或者可以将禁止电压(例如，Vcc)施加到具有为了编程而未作为目标的存储器单元的数据线(例如，位线)，以例如禁止电荷从沟道转移到此类非目标存储器单元的浮置栅极。通过电压可以是可变的，这取决于例如所施加的通过电压与为了编程而作为目标的字线的接近度。禁止电压可以包含相对于接地电位(例如，Vss)的电源电压(Vcc)，如来自外部源或电源(例如，电池，AC到DC转换器等)的电压。
作为一个实例，如果将编程电压(例如，15V或更大)施加到如WL40等具体字线，则可以将10V的通过电压施加到如WL30、WL50等一或多条其它字线，以禁止非目标存储器单元的编程或保留存储在为了编程而未作为目标的此类存储器单元上的值。随着所施加的编程电压与非目标存储器单元之间的距离增加，抑制对非目标存储器单元编程所需的通过电压可以减小。例如，在将15V的编程电压施加到WL40的情况下，可以将10V的通过电压施加到WL30和WL50，可以将8V的通过电压施加到WL20和WL60，可以将7V的通过电压施加到WL10和WL70等。在其它实例中，通过电压或字线的数量等可以更高或更低、或更多或更少。
读出放大器可以耦接到数据线(例如，第一位线、第二位线或第三位线(BL0-BL2)420-422)中的一或多条数据线，可以通过感测特定数据线上的电压或电流来检测相应数据线中的每个存储器单元的状态。
在施加一或多个编程脉冲(例如，Vpgm)之间，可以执行检验操作来确定所选存储器单元是否已经达到其预期编程状态。如果所选存储器单元已经达到其预期编程状态，则可以禁止其进一步编程。如果所选存储器单元尚未达到其预期编程状态，则可以施加另外的编程脉冲。如果在特定数量(例如，最大数量)的编程脉冲之后，所选存储器单元尚未达到其预期编程状态，则所选存储器单元或与这种所选存储器单元相关联的串、块或页可以被标记为有缺陷的。
为了对存储器单元或存储器单元组进行擦除(例如，擦除通常以块或子块的形式执行)，可以(例如，使用一或多条位线、选择栅极等)将擦除电压(Vers)(例如，通常为Vpgm)施加到为了擦除而作为目标的存储器单元的衬底(并且因此施加到介于源极与漏极之间的沟道)，同时目标存储器单元的字线保持在如接地电位(例如，Vss)等电位，从而使电荷从目标存储器单元的浮置栅极转移(例如，直接注入或福勒-诺德海姆(FN)隧穿等)到沟道。
图5展示了存储器装置500的示例框图，所述存储器装置包含具有多个存储器单元504的存储器阵列502，以及用于提供与存储器阵列502的通信或对所述存储器阵列执行一或多个存储器操作的一或多个电路或组件。尽管以单个存储器阵列502示出，但是在其它实例中，一或多个另外的存储器阵列、管芯或LUN可以包含在本文中。在某些实例中，在具有许多管芯或LUN的存储系统中，存储器装置500可以表示用于每个管芯或LUN的电路和组件的框图。存储器装置500可以包含行解码器512、列解码器514、读出放大器520、页缓冲器522、选择器524、输入/输出(I/O)电路526和存储器控制单元530。
存储器阵列502的存储器单元504可以以块，如第一块502A和第二块502B布置。每个块可以包含子块。例如，第一块502A可以包含第一子块502A0和第二子块502An，并且第二块502B可以包含第一子块502B0和第二子块502Bn。每个子块可以包含许多物理页，每个页包含许多存储器单元504。尽管在本文中展示为具有两个块，每个块具有两个子块并且每个子块具有许多存储器单元504，但是在其它实例中，存储器阵列502可以包含更多或更少的块、子块、存储器单元等。在其它示例中，存储器单元504可以以许多行、列、页、子块、块等布置并且可以使用例如存取线506、第一数据线510或一或多个选择栅极、源极线等来存取。
存储器控制单元530可以根据在控制线532上接收的一或多个信号或指令来控制存储器装置500的存储器操作，所述一或多个信号或指令包含例如指示期望操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号，或在一或多条地址线516上接收的地址信号(A0-AX)。存储器装置500外部的一或多个装置可以控制控制线532上的控制信号的值，或地址线516上的地址信号的值。存储器装置500外部的装置的实例可以包含但不限于主机、存储器控制器、处理器或图5中未展示的一或多个电路或组件。
存储器装置500可以使用存取线506和第一数据线510向存储器装置504中的一或多个存储器装置传送数据(例如，写入或擦除)或从所述一或多个存储器装置传送数据(例如，读取)。行解码器512和列解码器514可以接收并解码来自地址线516的地址信号(A0-AX)，可以确定要存取哪些存储器单元504，并且可以向如以上所描述的存取线506中的一或多条存取线(例如，多条字线(WL0-WLm)中的一或多条字线)或第一数据线510(例如，多条位线(BL0-BLn)中的一或多条位线)提供信号。
存储器装置500可以包含如读出放大器520等感测电路系统，所述感测电路系统被配置成使用第一数据线510来确定在存储器单元504上(例如，读取)的数据的值，或确定要写入到所述存储器单元的数据的值。例如，在存储器单元504的所选串中，读出放大器520中的一或多个读出放大器可以响应于读取电流在存储器阵列502中通过所选串流动到数据线510而读取所选存储器单元504中的逻辑电平。
存储器装置500外部的一或多个装置可以使用I/O线(DQ0-DQN)508、地址线516(A0-AX)或控制线532与存储器装置500通信。根据例如控制线532和地址线516，输入/输出(I/O)电路526可以使用I/O线508将数据值传送到存储器装置500中或从所述存储器装置中传送出，如传送到页缓冲器522或存储器阵列502中或从所述页缓冲器或所述存储器阵列中传送出。页缓冲器522可以在从存储器装置500外部的一或多个装置接收到的数据被编程到存储器阵列502的相关部分中之前存储所述数据，或者可以在从存储器阵列502读取的数据被传输到存储器装置500外部的一或多个装置之前存储所述数据。
列解码器514可以接收地址信号(A0-AX)并且将所述地址信号解码成一或多个列选择信号(CSEL1-CSELn)。选择器524(例如，选择电路)可以接收列选择信号(CSEL1-CSELn)，并选择页缓冲器522中表示要从存储器单元504读取或要编程到所述存储器单元中的数据的值的数据。可以使用第二数据线518在页缓冲器522与I/O电路526之间传送所选数据。
存储器控制单元530可以从外部源或电源(例如，内部电池或外部电池、AC到DC转换器等)接收正电源信号和负电源信号，如电源电压(Vcc)534和负电源(Vss)536(例如，接地电位)。在某些实例中，存储器控制单元530可以包含调节器528以在内部提供正电源信号或负电源信号。
图6展示了可以在其上执行本文中所讨论的技术(例如，方法)中的任何一或多种技术的示例机器(例如，主机系统)600(例如，图1中所描述的那些等)的框图。在替代性实施例中，机器600可以作为独立装置来操作或可以连接(例如，联网)到其它机器。在联网部署中，机器600可以以服务器-客户端网络环境中的服务器机器、客户端机器或两者的能力操作。在一个实例中，机器600可以充当对等(P2P)(或其它分布式)网络环境中的对等机器。机器600可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、web器具、IoT装置、自动系统或能够(顺序或以其它方式)执行指令的任何机器，所述指令指定要由所述机器采取的动作。进一步地，尽管仅展示了单个机器，但是术语“机器”还应该被视为包含单独地或联合地执行指令集(或多个集)以执行本文所讨论的方法中的任何一或多种方法(如云计算、软件即服务(SaaS)、其它计算机集群配置)的机器的任何集合。
如本文所描述的实例可以包含逻辑、组件、装置、封装或机制，或者可以由所述逻辑、组件、装置、封装或机制操作。电路系统是在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路的集合(例如，集)。随着时间的推移和基本硬件的可变性，电路系统成员可以是可变动的。电路系统包含在操作时可以单独或组合执行具体任务的组成部分。在一个实例中，电路系统的硬件可以被不变地设计成执行具体操作(例如，硬连线)。在一个实例中，电路系统的硬件可以包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，所述可变连接的物理组件包含用于编码具体操作的指令的物理修改(例如，固定质量粒子的磁性、电气可移动放置等)的计算机可读媒体。在连接物理组件时，硬件构成部分的基本电气性质例如从绝缘体改变为导体，反之亦然。指令使参与硬件(例如，执行单元或加载机制)能够通过可变连接在硬件中创建电路系统的组成部分，以在操作时执行具体任务的部分。因此，当装置操作时，计算机可读媒体通信地耦接到电路系统的其它组件。在一个实例中，物理组件中的任何物理组件可以用于多于一个电路系统的多于一个组成部分中。例如，在操作中，执行单元可以在一个时间点用在第一电路系统的第一电路中，并在不同时间由第一电路系统中的第二电路或第二电路系统中的第三电路重用。
机器(例如，计算机系统、主机系统等)600可以包含处理装置602(例如，硬件处理器、中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核心或其任何组合等)、主存储器604(例如，只读存储器(ROM)、动态随机存取存储器(DRAM)，如同步DRAM(SDRAM)或RambusDRAM(RDRAM)等)、静态存储器606(例如，静态随机存取存储器(SRAM)等)和存储系统618，这些中的一些或全部可以通过通信接口(例如，总线)630彼此通信。
处理装置602可以表示一或多个通用处理装置，如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器或实施指令集组合的处理器。处理装置602还可以是一或多个专用处理装置，如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置602可以被配置成执行指令626，以用于执行本文所讨论的操作和步骤。计算机系统600可以进一步包含用于通过网络620通信的网络接口装置608。
存储系统618可以包含其上存储有使本文所描述的方法或功能中的任何一或多种方法或功能具体化的指令626的一或多个集或软件的机器可读存储媒体(也被称为计算机可读媒体)。在由计算机系统600执行指令626期间，所述指令还可以完全地或至少部分地驻留在主存储器604内或处理装置602内，主存储器604和处理装置602还构成机器可读存储媒体。
术语“机器可读存储媒体”应该被认为包含存储一或多个指令集的单个媒体或多个媒体，或能够存储或编码由机器执行且使机器执行本公开的方法中的任何一或多种方法的指令集的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不限于固态存储器、光学媒体和磁性媒体。在一个实例中，大容量机器可读媒体包括具有多个粒子的机器可读媒体，所述粒子具有不变的(例如，静止的)质量。因此，大容量机器可读媒体不是暂时性传播信号。大容量机器可读媒体的具体实例可以包含：非易失性存储器，如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM))和闪速存储器装置；磁盘，如内部硬盘和可移动盘；磁光盘；以及CD-ROM和DVD-ROM盘。
机器600可以进一步包含显示器单元、字母数字输入装置(例如，键盘)和用户接口(UI)导航装置(例如，鼠标)。在一个实例中，显示器单元、输入装置或UI导航装置中的一或多个可以是触摸屏显示器。机器包含信号发生装置(例如，扬声器)或一或多个传感器，如全球定位系统(GPS)传感器、指南针、加速度计或一或多个其它传感器。机器600可以包含输出控制器，如串行(例如，通用串行总线(USB)、并行或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接以便通信或控制一或多个外围装置(例如，打印机、读卡器等)。
指令626(例如，软件、程序、操作系统(OS)等)或存储在存储系统618上的其它数据可以由主存储器604存取，以供处理装置602使用。主存储器604(例如，DRAM)通常是快速但易失性的，并且因此是与存储系统618(例如，SSD)不同类型的存储件，所述存储系统适合于长期存储(包含处于“断开”条件时)。用户或机器600使用的指令626或数据通常被加载到主存储器604中，以供处理装置602使用。当主存储器604是满的时，可以分配来自存储系统618的虚拟空间以补充主存储器604；然而，因为存储系统618装置通常比主存储器604慢，并且写入速度通常比读取速度慢至少两倍，所以(与主存储器604，例如DRAM相比)虚拟存储器的使用可能由于存储系统时延而大大降低用户体验。进一步地，将存储系统618用于虚拟存储器可能极大地降低存储系统618的使用寿命。
指令624可以进一步利用许多传送协议(例如，帧中继、互联网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等)中的任何一种协议、通过网络接口装置608、使用传输媒体、通过网络620来传输或接收。示例通信网络可以包含局域网(LAN)、广域网(WAN)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、简易老式电话(POTS)网络和无线数据网络(例如，电气和电子工程师协会(IEEE)802.11标准系列(被称为
Figure BDA0002578546790000211
)、IEEE 802.16标准系列(被称为
Figure BDA0002578546790000212
))、IEEE802.15.4标准系列、对等(P2P)网络等。在一个实例中，网络接口装置608可以包含一或多个物理插孔(例如，以太网、同轴或电话插孔)或一或多个天线以便连接到网络620。在一个实例中，网络接口装置608可以包含多个天线，以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一种进行无线通信。术语“传输媒体”应被视为包含能够存储、编码或携带由机器600执行的指令的任何无形媒体，并且包含数字或模拟通信信号或用于促进这种软件通信的其它无形媒体。
以上具体实施方式包含对附图的参考，所述附图形成具体实施方式的一部分。通过说明的方式，附图示出了可以实践本发明的具体实施例。这些实施例在本文中也被称为“实例”。此类实例可以包含除了示出或描述的那些元件之外的元件。然而，本发明人还设想了其中仅提供了示出或描述的那些元件的实例。此外，本发明人还设想了使用关于特定实例(或其一或多个方面)或本文所示出或描述的其它实例(或其一或多个方面)示出或描述的那些元件(或其一或多个方面)的任何组合或排列的实例。
本文件中提及的所有出版物、专利和专利文件通过全文引用的方式并入本文，如同通过引用的方式单独地并入。如果本文件与通过引用的方式如此并入的那些文件之间的用法不一致，则并入的一或多个参考文献中的用法应被视为对本文件用法的补充；对于不能协调的不一致，以本文件中的用法为准。
在本文件中，术语“一个”或“一种”如专利文件中常见的那样，被用来包含一个或多于一个，独立于“至少一个”或“一或多个”的任何其它实例或用法。在本文件中，除非另有指示，否则术语“或”用于指代非排他性的或使得“A或B”包含“A但非B”、“B但非A”和“A和B”。在所附权利要求书中，术语“包含”和“其中(in which)”用作相应的术语“包括”和“其中(wherein)”的通俗英文等价词。而且，在以下权利要求中，术语“包含”和“包括”是开放式的，也就是说，还包含除了在这种术语之后于权利要求中列出的那些元件之外的元件的系统、装置、物品或过程仍被认为落入所述权利要求的范围内。此外，在以下权利要求中，术语“第一”、“第二”和“第三”等仅用作标记并且不旨在对其对象强加数字要求。
在各个实例中，除其它之外，本文所描述的组件、控制器、处理器、单元、引擎或表可以包含存储在物理装置上的物理电路系统或固件。如本文所使用的，“处理器”意指任何类型的计算电路，如但不限于微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路，包含一组处理器或多核装置。
如本文件中所使用的术语“水平”被定义为平行于衬底的常规平面或表面(如晶圆或管芯下面的平面或表面)的平面，而不管衬底在任何时间点的实际朝向如何。术语“竖直”是指如以上所定义的垂直于水平的方向。如“上”、“之上”和“之下”等介词是相对于位于衬底的顶部或暴露表面上的常规平面或表面来定义的，而不管衬底的朝向如何；并且虽然“上”旨在暗示一个结构相对于其位于其“上”的另一个结构的直接接触(在没有相反的明确指示的情况下)；术语“之上”和“之下”明确地旨在标识结构(或层、特征等)的相对放置，除非如此具体地标识，否则其明确地包含但不限于所标识的结构之间的直接接触。类似地，术语“之上”和“之下”不限于水平朝向，因为如果结构在某一时间点是所讨论的构造的最外面部分，则所述结构可以位于所参考的结构“之上”，即使这种结构相对于所参考的结构竖直延伸，而不是水平朝向。
本文所使用的术语“晶圆”和“衬底”通常是指在其上形成集成电路的任何结构，并且还指代在集成电路制造的各个阶段期间的此类结构。因此，以下具体实施方式不应被视为具有限制意义，并且各个实施例的范围仅由所附权利要求以及此类权利要求所赋予的等同物的全部范围来限定。
根据本公开且在本文中描述的各个实施例包含利用存储器单元的竖直结构(例如，存储器单元的与非串)的存储器。如本文所使用的，方向性形容词将相对于其上形成存储器单元的衬底表面而言(即，竖直结构将被视为远离衬底表面延伸，竖直结构的底端将被视为最靠近衬底表面的端部，并且竖直结构的顶端将被视为与衬底表面最远的端部)。
如本文所使用的，除非另有说明，否则如水平、竖直、正交、平行、垂直等方向性形容词可以是指相对朝向，并且不旨在要求严格遵守具体的几何性质。例如，如本文所使用的，竖直结构不需要严格垂直于衬底表面，而是可以大体上垂直于衬底表面，并且可以与衬底表面形成锐角(例如，介于60度与120度之间等)。
在本文所描述的一些实施例中，可以将不同的掺杂配置应用于选择栅极源极(SGS)、控制栅极(CG)和选择栅极漏极(SGD)，在此实例中，所述选择栅极源极、控制栅极和选择栅极漏极中的每个可以由多晶硅形成或至少包含多晶硅，结果使得这些分层(例如，多晶硅等)在暴露于蚀刻溶液时可以具有不同的蚀刻速率。例如，在3D半导体装置中形成单块柱的过程中，SGS和CG可以形成凹陷，而SGD可以保持较少凹陷或甚至不凹陷状态。因此，这些掺杂配置可以通过使用蚀刻溶液(例如，氢氧化四甲铵(TMCH))实现选择性蚀刻到3D半导体装置中的不同分层(例如，SGS、CG和SGD)中。
如本文所使用的，操作存储器单元包含从存储器单元读取、写入到存储器单元或对存储器单元进行擦除。将存储器单元置于预期状态的操作在本文中被称为“编程”，并且可以包含写入到存储器单元或从存储器单元擦除两者(即，存储器单元可以被编程到擦除状态)。
根据本公开的一或多个实施例，位于存储器装置内部或外部的存储器控制器(例如，处理器、控制器、固件等)能够确定(例如，选择、设置、调整、计算、改变、清除、通信、适配、导出、定义、利用、修改、应用等)损耗周期的数量或损耗状态(例如，记录损耗周期、在存储器装置的操作发生时对所述操作进行计数、跟踪其启动的存储器装置的操作、评估对应于损耗状态的存储器装置特性等。)
根据本公开的一或多个实施例，存储器存取装置可以被配置成在每次存储器操作时向存储器装置提供损耗周期信息。存储器装置控制电路系统(例如，控制逻辑)可以被编程以补偿对应于损耗周期信息的存储器装置性能变化。存储器装置可以接收损耗周期信息，并响应于损耗周期信息而确定一或多个操作参数(例如，值、特性)。
应理解的是，当元件被称为“位于另一个元件上”、“连接到另一个元件”或“与另一个元件耦接”时，所述元件可以直接位于其它元件上、直接连接到其它元件或直接与其它元件耦接，或者可以存在中间元件。相比之下，当元件被称为“直接位于另一个元件上”、“直接连接到另一个元件”或“直接与另一个元件耦接”时，不存在中间元件或层。除非另有指示，否则如果在附图中示出的两个元件用线连接起来，则所述两个元件可以是耦接的或直接耦接的。
本文所描述的方法实例可以至少部分地是机器或计算机实施的。一些实例可以包含用指令编码的计算机可读媒体或机器可读媒体，所述指令可操作以配置电子装置，从而执行以上实例中描述的方法。此类方法的实施方案可以包含代码，如微码、汇编语言代码、高级语言代码等。这种代码可以包含用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的一部分。进一步地，代码如在执行期间或在其它时间可以有形地存储在一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可以包含但不限于硬盘、可移动磁盘、可移动光盘(例如，压缩盘和数字视频盘)、磁带盒、存储卡或存储棒、随机存取存储器(RAM)、只读存储器(ROM)等。
实例1是一种主机系统，其包括：主机装置，所述主机装置包括主机处理器；存储系统，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；以及通信接口，所述通信接口位于所述主机装置与所述存储系统之间，所述通信接口被配置成实现所述主机装置与所述存储系统之间的通信，其中所述存储系统被配置成通过所述通信接口从所述主机装置接收命令，其中所述主机装置被配置成控制所述存储系统的电力模式，所述电力模式包括活动电力模式、空闲电力模式和深度空闲电力模式，其中所述通信接口被配置成在所述活动电力模式下置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下置于休眠状态，并且其中，在完成操作之后，所述控制电路系统被配置成从所述活动电力模式转变为所述空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延。
在实例2中，根据实例1所述的主题，其中所述电力模式进一步包括睡眠电力模式，其中，在进入所述深度空闲电力模式之后的第二阈值时间之后，所述控制电路系统被配置成从所述深度空闲电力模式转变为所述睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，并且其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
在实例3中，根据实例2所述的主题，其中所述主机装置被配置成在所述深度空闲电力模式下保留到所述存储系统的VCC，并且在所述睡眠电力模式下禁用到所述存储系统的VCC。
在实例4中，根据实例2到3中任一实例所述的主题，其中所述控制电路系统被配置成在完成所有未决操作之后从所述活动电力模式转变为所述空闲电力模式，并且其中所述第二阈值时间比所述第一阈值时间大至少一个数量级，并且所述第三退出时延比所述第二退出时延大至少一个数量级。
在实例5中，根据实例1到4中任一实例所述的主题，其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
在实例6中，根据实例1到5中任一实例所述的主题，其包括：单向电力状态信号接口，所述单向电力状态信号接口与所述通信接口分离，所述单向电力状态信号接口被配置成向所述主机装置提供所述存储系统准备好进入省电电力模式的指示，其中所述主机装置被配置成响应于所提供的指示从所述存储系统移除VCC。
实例7是一种设备，其包括：存储系统，所述存储系统包括至少一个非易失性存储器装置、耦接到所述至少一个非易失性存储器装置的控制电路系统以及被配置成从主机装置接收命令的接口电路系统，其中在完成操作之后，所述控制电路系统被配置成从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延，并且其中，在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，所述控制电路系统被配置成将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在实例8中，根据实例7所述的主题，其中所述接口电路系统被配置成在所述活动电力模式下置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下置于休眠状态。
在实例9中，根据实例7到8中任一实例所述的主题，其中在进入所述深度空闲电力模式之后的第二阈值时间之后，所述控制电路系统被配置成从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，并且其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
在实例10中，根据实例9所述的主题，其中在所述深度空闲电力模式下维持所述存储系统中的VCC并且在所述睡眠电力模式下禁用所述存储系统中的VCC。
在实例11中，根据实例9到10中任一实例所述的主题，其中所述控制电路系统被配置成在完成所有未决操作之后从所述活动电力模式转变为所述空闲电力模式，并且其中所述第二阈值时间比所述第一阈值时间大至少一个数量级，并且所述第三退出时延比所述第二退出时延大至少一个数量级。
在实例12中，根据实例7到11中任一实例所述的主题，其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
在实例13中，根据实例7到12中任一实例所述的主题，其包括：单向电力状态信号接口，所述单向电力状态信号接口与所述接口电路系统分离，所述单向电力状态信号接口被配置成向所述主机装置提供所述存储系统已经将主机数据存储在非易失性存储器中并且准备好进入省电电力模式的指示。
实例14是一种方法，其包括：在存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；在完成操作之后，使用所述控制电路系统使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；以及在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，使用所述存储系统的所述控制电路系统将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在实例15中，根据实例14所述的主题，其包括：使用所述主机装置通过位于所述主机装置与所述存储系统之间的通信接口来控制所述存储系统的电力模式；以及控制所述通信接口的状态，包括在所述活动电力模式下将所述通信接口置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下将所述通信接口置于休眠状态。
在实例16中，根据实例15所述的主题，其包括：使用所述存储系统的所述控制电路系统确定所述存储系统已经将主机数据从易失性存储器存储到所述存储系统的非易失性存储器并且准备好进入省电电力模式；使用所述确定，使用与所述通信接口分离的单向电力状态信号接口向所述主机装置提供所述存储系统准备好进入省电电力模式的指示；以及响应于所提供的指示而使用所述主机装置从所述存储系统移除VCC。
在实例17中，根据实例14到16中任一实例所述的主题，在进入所述深度空闲电力模式之后的第二阈值时间之后，使用所述控制电路系统使所述存储系统从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
在实例18中，根据实例17所述的主题，其包括：在所述深度空闲电力模式下维持所述存储系统中的VCC；以及在所述睡眠电力模式下禁用所述存储系统中的VCC。
在实例19中，根据实例17到18中任一实例所述的主题，其包括：在完成所有未决操作之后使用所述控制电路系统使所述存储系统从所述活动电力模式转变为所述空闲电力模式，其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
在实例20中，根据实例14到19中任一实例所述的主题，其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
实例21是至少一种非暂时性计算机可读存储媒体，其包括指令，所述指令在由存储系统的控制电路系统执行时使所述控制电路系统：在所述存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置；在完成操作之后，使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；并且在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下：将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器；并且使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
在实例22中，根据实例21所述的主题，其中所述指令使所述控制电路系统：确定所述存储系统已经将主机数据从易失性存储器存储到所述存储系统的非易失性存储器并且准备好进入省电电力模式；使用所述确定，使用与通信接口分离的单向电力状态信号接口向所述主机装置提供所述存储系统准备好进入省电电力模式的指示。
在实例23中，根据实例21到22中任一实例所述的主题，其中所述指令使所述控制电路系统：在进入所述深度空闲电力模式之后的第二阈值时间之后，使所述存储系统成从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
在实例24中，根据实例23所述的主题，其中所述指令使所述控制电路系统：在所述深度空闲电力模式下维持所述存储系统中的VCC；并且在所述睡眠电力模式下禁用所述存储系统中的VCC。
在实例25中，根据实例23到24中任一实例所述的主题，其中所述指令使所述控制电路系统：在完成所有未决操作之后使所述存储系统从所述活动电力模式转变为所述空闲电力模式，其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
在实例26中，根据实例21到25中任一实例所述的主题，其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
在实例27中，主题(例如，系统或设备)可以任选地组合实例1到26中任何一或多个实例的任何部分或任何部分的组合，以包括用于执行实例1到26的功能或方法中的任何一或多种功能或方法的任何部分的“装置”，或至少一个“非暂时性机器可读媒体”，所述非暂时性机器可读媒体包含指令，所述指令在由机器执行时使所述机器执行实例1到26的功能或方法中的任何一或多种功能或方法的任何部分。
以上描述旨在是说明性的而非限制性的。例如，以上所描述的实例(和/或其一或多个方面)可以相互组合使用。如由本领域普通技术人员在审阅以上描述之后，可以使用其它实施例。摘要是遵守37C.F.R.§1.72(b)提供的，以允许读者快速确定本技术公开的性质。基于其将不被用于解释或限制权利要求书的范围或含义的理解提交所述摘要。而且，在以上具体实施方式中，可以将各种特征分组在一起以便精简本公开。这不应该被解释为意味着未要求保护的所公开的特征对于任何权利要求都是必要的。相反，本发明主题可以在于比特定所公开实施例的所有特征少。因此，以下权利要求特此并入具体实施方式中，其中每项权利要求作为单独的实施例而独立存在，并且设想此类实施例可以以各种组合或排列彼此组合。本发明的范围应参考所附权利要求书以及此类权利要求书有权要求的等效物的完整范围来确定。

Claims (26)

1.一种主机系统，其包括：
主机装置，所述主机装置包括主机处理器；
存储系统，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；以及
通信接口，所述通信接口位于所述主机装置与所述存储系统之间，所述通信接口被配置成实现所述主机装置与所述存储系统之间的通信，
其中所述存储系统被配置成通过所述通信接口从所述主机装置接收命令，
其中所述主机装置被配置成控制所述存储系统的电力模式，所述电力模式包括活动电力模式、空闲电力模式和深度空闲电力模式，其中所述通信接口被配置成在所述活动电力模式下置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下置于休眠状态，并且
其中在完成操作之后，所述控制电路系统被配置成从所述活动电力模式转变为所述空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延，并且
其中在进入所述空闲电力模式之后的第一阈值时间之后，所述控制电路系统被配置成将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
2.根据权利要求1所述的主机系统，
其中所述电力模式进一步包括睡眠电力模式，
其中在进入所述深度空闲电力模式之后的第二阈值时间之后，所述控制电路系统被配置成从所述深度空闲电力模式转变为所述睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，并且
其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
3.根据权利要求2所述的主机系统，
其中所述主机装置被配置成在所述深度空闲电力模式下保留到所述存储系统的VCC并且在所述睡眠电力模式下禁用到所述存储系统的VCC。
4.根据权利要求2所述的主机系统，
其中所述控制电路系统被配置成在完成所有未决操作之后从所述活动电力模式转变为所述空闲电力模式，并且
其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
5.根据权利要求1所述的主机系统，
其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且
其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
6.根据权利要求1所述的主机系统，其包括：
单向电力状态信号接口，所述单向电力状态信号接口与所述通信接口分离，所述单向电力状态信号接口被配置成向所述主机装置提供所述存储系统准备好进入省电电力模式的指示，
其中所述主机装置被配置成响应于所提供的指示而从所述存储系统移除VCC。
7.一种设备，其包括：
存储系统，所述存储系统包括至少一个非易失性存储器装置、耦接到所述至少一个非易失性存储器装置的控制电路系统以及被配置成从主机装置接收命令的接口电路系统，
其中在完成操作之后，所述控制电路系统被配置成从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延，并且
其中在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，所述控制电路系统被配置成将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
8.根据权利要求7所述的设备，
其中所述接口电路系统被配置成在所述活动电力模式下置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下置于休眠状态。
9.根据权利要求7所述的设备，
其中在进入所述深度空闲电力模式之后的第二阈值时间之后，所述控制电路系统被配置成从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，并且
其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
10.根据权利要求9所述的设备，
其中在所述深度空闲电力模式下维持所述存储系统中的VCC并且在所述睡眠电力模式下禁用所述存储系统中的VCC。
11.根据权利要求9所述的设备，
其中所述控制电路系统被配置成在完成所有未决操作之后从所述活动电力模式转变为所述空闲电力模式，并且
其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
12.根据权利要求7所述的设备，
其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且
其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
13.根据权利要求7所述的设备，其包括：
单向电力状态信号接口，所述单向电力状态信号接口与所述接口电路系统分离，所述单向电力状态信号接口被配置成向所述主机装置提供所述存储系统已经将主机数据存储在非易失性存储器中并且准备好进入省电电力模式的指示。
14.一种方法，其包括：
在存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置和耦接到所述至少一个非易失性存储器装置的控制电路系统；
在完成操作之后，使用所述控制电路系统使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；以及
在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下，使用所述存储系统的所述控制电路系统将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器并且使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
15.根据权利要求14所述的方法，其包括：
使用所述主机装置通过位于所述主机装置与所述存储系统之间的通信接口来控制所述存储系统的电力模式；以及
控制所述通信接口的状态，包括在所述活动电力模式下将所述通信接口置于活动状态并且在所述空闲电力模式和所述深度空闲电力模式下将所述通信接口置于休眠状态。
16.根据权利要求15所述的方法，其包括：
使用所述存储系统的所述控制电路系统确定所述存储系统已经将主机数据从易失性存储器存储到所述存储系统的非易失性存储器并且准备好进入省电电力模式；
使用所述确定，使用与所述通信接口分离的单向电力状态信号接口向所述主机装置提供所述存储系统准备好进入省电电力模式的指示；以及
响应于所提供的指示而使用所述主机装置从所述存储系统移除VCC。
17.根据权利要求14所述的方法，
在进入所述深度空闲电力模式之后的第二阈值时间之后，使用所述控制电路系统使所述存储系统从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，
其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
18.根据权利要求17所述的方法，其包括：
在所述深度空闲电力模式下维持所述存储系统中的VCC；以及
在所述睡眠电力模式下禁用所述存储系统中的VCC。
19.根据权利要求17所述的方法，其包括：
在完成所有未决操作之后，使用所述控制电路系统使所述存储系统从所述活动电力模式转变为所述空闲电力模式，
其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
20.根据权利要求14所述的方法，
其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且
其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
21.至少一种非暂时性计算机可读存储媒体，其包括指令，所述指令在由存储系统的控制电路系统执行时使所述控制电路系统：
在所述存储系统处使用所述存储系统的接口电路系统从主机装置接收命令，所述存储系统包括至少一个非易失性存储器装置；
在完成操作之后，使所述存储系统的电力模式从活动电力模式转变为空闲电力模式，所述空闲电力模式具有第一电力水平和第一退出时延；并且
在进入所述空闲电力模式之后的第一阈值时间之后，在未从所述主机装置接收到命令的情况下：
将存储在所述存储系统的易失性存储器中的主机数据移动到所述存储系统的非易失性存储器；并且
使所述存储系统的所述电力模式从所述空闲电力模式转变为深度空闲电力模式，所述深度空闲电力模式具有低于所述第一电力水平的第二电力水平和高于所述第一退出时延的第二退出时延。
22.根据权利要求21所述的至少一种非暂时性计算机可读存储媒体，其中所述指令使所述控制电路系统：
确定所述存储系统已经将主机数据从易失性存储器存储到所述存储系统的非易失性存储器并且准备好进入省电电力模式，
使用所述确定，使用与通信接口分离的单向电力状态信号接口向所述主机装置提供所述存储系统准备好进入省电电力模式的指示。
23.根据权利要求21所述的至少一种非暂时性计算机可读存储媒体，其中所述指令使所述控制电路系统：
在进入所述深度空闲电力模式之后的第二阈值时间之后，使所述存储系统从所述深度空闲电力模式转变为睡眠电力模式，所述睡眠电力模式具有低于所述第二电力水平的第三电力水平和高于所述第二退出时延的第三退出时延，
其中所述第一退出时延、所述第二退出时延和所述第三退出时延分别包含从所述空闲电力模式、所述深度空闲电力模式和所述睡眠电力模式转变为所述活动电力模式所需的时间。
24.根据权利要求23所述的至少一种非暂时性计算机可读存储媒体，其中所述指令使所述控制电路系统：
在所述深度空闲电力模式下维持所述存储系统中的VCC；并且
在所述睡眠电力模式下禁用所述存储系统中的VCC。
25.根据权利要求23所述的至少一种非暂时性计算机可读存储媒体，其中所述指令使所述控制电路系统：
在完成所有未决操作之后，使所述存储系统从所述活动电力模式转变为所述空闲电力模式，
其中所述第二阈值时间比所述第一阈值时间大至少一个数量级并且所述第三退出时延比所述第二退出时延大至少一个数量级。
26.根据权利要求21所述的至少一种非暂时性计算机可读存储媒体，
其中所述第二退出时延比所述第一退出时延大至少一个数量级并且所述第二电力水平比所述第一电力水平低至少一个数量级，并且
其中所述第一电力水平包括第一电流限制并且所述第二电力水平包括第二电流限制。
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