CN112217707B - 集成电路时钟树网络质量评估方法、装置和介质 - Google Patents

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Abstract

本发明公开了一种集成电路时钟树网络质量评估方法、装置及存储介质，属于集成电路设计行业。该方法包括：在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络；对不确定最优时钟树网络进行至少一次实验后，得到发现不确定最优时钟树网络还有优化潜力的次数；根据发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算不确定最优时钟树网络的质量可接受概率。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。本发明的应用脱离人为判断，实现自动化定量评估。以概率的方式来约束和判断时钟树网络是否被接受。

Description

集成电路时钟树网络质量评估方法、装置和介质
技术领域
本申请涉及集成电路设计技术领域，特别是一种集成电路时钟树网络质量评估方法、系统、存储介质及设备。
背景技术
数字集成电路设计方法学的基础是寄存器传输模型。该方式描述出来的集成电路依靠各级寄存器来存储和处理数据流。而这些寄存器要想协同工作就必须在一个或者多个时钟节拍的指挥下进行。那么对于设计在晶圆上的数字集成电路来说，解决时钟有效传播的架构问题就成了物理实现的关键问题之一。
目前时钟网络结构中目前发展得最为成熟的是树状结构，树状结构可以在任何地方产生分支，那么理论上它可以永远在最适合的地方长出新的分支，不存在一个绝对的主干。某些分支可以允许比其他分支更加枝繁叶茂。那么全局的生长效率就是最高的。整体消耗的能量也最低。树状结构最为灵活也使得它能够以各种形态存在于整个设计的物理区域中；它对于物理区域的布局几乎没有要求；而且它所占用的面积理论上来说也是最小的。在现代EDA工具对他的支持也最完善。
正是因为树状结构有上述不可替代的优势从而带来了这个结构不可避免的问题。首先就是灵活性使得它几乎必须依靠人工的调整才能产生一个合适的结构。对于一个复杂的集成电路来说经常有数百甚至数千个时钟。调整他们之间的关系对于工程师的经验要求很高。然后就是追求时钟树分支之间平衡发展和不平衡发展的矛盾。因为平衡发展的结构更加简单，从而实现起来更加容易，而非平衡生长却有可能是解决时序问题的最后手段。再次就是对于小面积和低功耗的追求往往带来时钟树强健性的问题，比如受到信号干扰时候的稳定性问题等。这些也都是困扰集成电路设计工程师的麻烦。
发明内容
集成电路时钟树网络质量评估方法解决了集成电路设计工程师需要通过经验判断时钟树网络质量以及评估过程中需要引入多个变量的问题。
为了解决上述问题，本发明采用的一个技术方案是：提供一种集成电路时钟树网络质量评估方法。其包括：在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络；对不确定最优时钟树网络进行至少一次实验使不确定最优时钟树网络中的至少一个器件从一个状态跳变成另外一个状态，得到进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；根据至少一次实验发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算不确定最优时钟树网络的质量可接受概率。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定，若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数不大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，根据预定的进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，判定不确定最优时钟树网络的质量可接受概率为0。
本发明采用的另一个技术方案是：提供一种集成电路时钟树网络质量评估装置，其包括：用于在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络的模块；用于对不确定最优时钟树网络进行至少一次实验后，得到进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；用于根据至少一次实验发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率的模块。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。
在本申请的另一个技术方案中，提供一种计算机可读存储介质，其存储有计算机指令，其中计算机指令被操作以执行方案中的集成电路时钟树网络质量评估方法。
在本申请的另一技术方案中，提供一种计算机设备，其包括处理器和存储器，存储器存储有计算机指令，其中，处理器操作计算机指令以执行方案一中的集成电路时钟树网络质量评估方法。
本申请技术方案可以达到的有益效果是：集成电路时钟树网络质量评估脱离人为判断，实现自动化定量评估，以概率的方式来约束和判断时钟树网络是否被接受。
附图说明
图1为本发明一种集成电路时钟树网络质量评估方法一个实施方式的示意图；
图2为本发明一种集成电路时钟树网络质量评估装置另一个实施方式的示意图。
具体实施方式
下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
现代EDA(electronic design automation)工具为时钟树的产生提供了大量的功能。但是我们依然需要不断评估这个产生出来的时钟树是否真的符合我们的要求，从而决定我们是需要继续迭代优化还是可以进行下面的步骤。对于大型集成电路来说这个过程可能需要经历数周甚至更多的时间。到最后我们还是需要通过经验判断这个结构对于供电强壮性的影响以及对于信号完整性的需求。从而让芯片设计能够比较顺畅地进行下去。这个评估的过程会引入很多的变量，比如标准单元选型，时钟门结构数量，时钟门结构位置，信号完整性是否有问题，供电是否有问题，时钟分之间差异有多大，时钟树局部长度是否过长，这个结构对于时钟漂移的补偿，等等。
针对上述现有技术中存在的问题，本申请提出一种集成电路时钟树网络质量评估方法，以概率的方式来约束和判断时钟树网络是否被接受，脱离人为判断，实现自动化定量评估。
图1所示为本发明一种集成电路时钟树网络质量评估方法一个实施方式的示意图。
在该具体实施方式中，本申请的集成电路时钟树网络质量评估方法包括：过程S101：在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络；过程S102：对不确定最优时钟树网络进行至少一次实验后，得到进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；过程S103：根据至少一次实验发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。
在图1所示的具体实施方式中，本申请的集成电路时钟树网络质量评估方法包括过程S101，在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络。
在本申请的一个具体实施例中，时钟树网络的构建分为2个环节：第一个环节是从无到有的环节，在EDA工具中先将时钟树网络搭建起来，时钟树由多个缓冲单元平衡搭建的树状结构，它有一个源点，一般是时钟输入端，也有可能是内部某一个单元输出脚，然后就是由一级一级的缓冲单元搭建而成，具体的多少级，根据设置以及所使用的单元而定，目的就是使所用终点的时钟脉冲相位差以及插入延迟等最小，满足设计要求，这个环节已经决定了时钟80％的质量；第二个环节是调整环节，在已经搭建的时钟树网络上调整细节，让时钟树网络的质量进一步提高。通过启发式算法收敛已搭建并调整的时钟树网络，启发式算法(heuristic algorithm)是相对于最优化算法提出的，一个问题的最优算法求得该问题每个实例的最优解。此过程加速时钟树网络收敛。
在图1所示的具体实施方式中，本申请的集成电路时钟树网络质量评估方法包括过程S102，对不确定最优时钟树网络进行至少一次实验后，得到进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数。
在本申请的一个具体实施例中，对不确定最优时钟树网络进行至少一次实验使不确定最优时钟树网络中的至少一个器件从一个状态跳变成另外一个状态。此过程便于进一步计算不确定最优时钟树网络的质量可接受概率。
在本申请的一个具体实例中，设计之初选择多个缓冲器件，然后需要设定这些缓冲器件做处于的工作状态。可以假设一个特定的缓冲器件A拥有4个状态，分别是S1，S2，S3，S4。然后假定一个时钟树网络的分支上有A，B，C，D个器件。那么他们的状态组合就是一个状态空间R：
Figure BDA0002769178630000041
从时钟树网络中随机抽取一些器件从之前的状态Sx跳变成Sx+1状态则完成了时钟树的一次随机变化。时钟树的变化会立刻引起整个时钟树的时序变化。时钟树时序的变化主要表现在整个时钟网络各个分支的延迟变化和信号变迁速率的变化。这些变化最终体现出来的现象是整个集成电路的时序的变化和信号完整性的变化。
在图1所示的具体实施方式中，本申请的集成电路时钟树网络质量评估方法包括过程S103，根据至少一次实验发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。
在本申请的一个具体实施例中，根据预定的进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
在本申请的一个具体实例中，将整个集成电路设计时序质量的变化抽象为最差(大)时序路径的违例值(Worst Negative Slack)设为WNS，整体(总)时序路径的违例值(Total Negative Slack)设为TNS，以及平均时序违例值(Average Negative Slack)设为ANS。假设上述指标是独立随机过程，则不确定最优时钟树网络还有优化潜力的概率为：
P＝PWNS×PTNS×PANS
当参数变好，则表示此不确定最优时钟树网络还有优化的空间，也表示这个不确定最优时钟树网络是不合格的。它应该符合随机正态分布：
Figure BDA0002769178630000051
优选的，设定不确定最优时钟树网络还有优化潜力的概率为0.001，0.001意味着随机从不确定最优时钟树网络上面的几十上百万器件中改变一点东西。实验1千次获得改进的次数为1次。此概率已经很高了，很可能连0.00001都到不了，所以可以直接选择0.001作为一个保守值。
在本申请的一个具体实例中，不确定最优时钟树网络的质量可接受概率的计算公式为：
Figure BDA0002769178630000052
在上述公式中，AC表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值；d表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；p表示不确定最优时钟树网络还有优化潜力的概率；n表示进行实验的次数；Cnd表示以做n实验有d次发现不确定最优时钟树网络还有优化潜力。
在本申请的一个具体实施例中，若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数不大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，根据预定的进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
在本申请的一个具体实例中，设做100次实验，允许3次发现时钟树可以有优化空间，即d＝3，那么时钟树网络的可接受概率就是
Figure BDA0002769178630000061
约等于98.16％。也就是说我们会有98.16％的概率认为这个时钟树是可以被接受的。
如果提高标准，认为一定需要0次发现时钟树可以有优化空间，即d＝0，那么时钟树网络的可接受概率就是
Figure BDA0002769178630000062
约等于36.6％。也就是说按照这个标准我们有36.6％的概率接受这个时钟树的质量。设计人员可以根据自己的需要调整AC和p，从而获得定制化的评估程序。
在本申请的一个具体实施例中，若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，判定不确定最优时钟树网络的质量可接受概率为0。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
图2所示为本发明一种集成电路时钟树网络质量评估装置另一个实施方式的示意图。
在该具体实施方式中集成电路时钟树网络质量评估装置主要包括：
用于在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络的模块；
用于对不确定最优时钟树网络进行至少一次实验后，得到进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数的模块；
用于根据至少一次实验发现不确定最优时钟树网络还有优化潜力的次数以及不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率的模块。
其中，不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定。
在本申请的一个具体实施例中，对不确定最优时钟树网络进行至少一次实验使不确定最优时钟树网络中的至少一个器件从一个状态跳变成另外一个状态。此过程便于进一步计算不确定最优时钟树网络的质量可接受概率。
在本申请的一个具体实施例中，根据预定的进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
在本申请的一个具体实施例中，若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数不大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，根据预定的进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值，利用二项分布公式计算得到不确定最优时钟树网络的质量可接受概率。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
在本申请的一个具体实施例中，若进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数大于进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值时，判定不确定最优时钟树网络的质量可接受概率为0。此过程快速的估计出对当前时钟树网络的满意程度。从而给设计人员一个自动化的定量评估方式，加速设计收敛的过程。
本发明提供的一种集成电路时钟树网络质量评估装置，可用于执行上述任一实施例描述的集成电路时钟树网络质量评估方法，其实现原理和技术效果类似，在此不再赘述。
在本发明的另一个具体实施方式中，一种计算机可读存储介质，其存储有计算机指令，其特征在于，计算机指令被操作以执行任一实施例描述的集成电路时钟树网络质量评估方法。其中，该存储介质可直接在硬件中、在由处理器执行的软件模块中或在两者的组合中。
软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储介质中。示范性存储介质耦合到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。
处理器可以是中央处理单元(英文：Central Processing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：Digital Signal Processor，简称：DSP)、专用集成电路(英文：Application Specific Integrated Circuit，简称：ASIC)、现场可编程门阵列(英文：Field Programmable Gate Array，简称：FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合等。通用处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。在替代方案中，存储介质可与处理器成一体式。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替代方案中，处理器和存储介质可作为离散组件驻留在用户终端中。
在本申请的一个具体实施方式中，一种计算机设备，其包括处理器和存储器，存储器存储有计算机指令，其中：处理器操作计算机指令以执行任一实施例描述的集成电路时钟树网络质量评估方法。
在本申请所提供的实施方式中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的系统实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (6)

1.一种集成电路时钟树网络质量评估方法，其特征在于，包括：
在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络；
对所述不确定最优时钟树网络进行至少一次实验后，得到进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数；以及，
根据所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数，预定的进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值，以及所述不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到所述不确定最优时钟树网络的质量可接受概率；
若所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数不大于所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值时，根据预定的进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值，利用所述二项分布公式计算得到所述不确定最优时钟树网络的质量可接受概率；
其中，所述不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定，所述二项分布公式为：
Figure FDA0003492145380000011
AC表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值；d表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；p表示不确定最优时钟树网络还有优化潜力的概率；n表示进行实验的次数；
Figure FDA0003492145380000012
表示以做n实验有d次发现不确定最优时钟树网络还有优化潜力。
2.如权利要求1所述的集成电路时钟树网络质量评估方法，其特征在于，若所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数大于所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值时，判定所述不确定最优时钟树网络的质量可接受概率为0。
3.如权利要求1所述的集成电路时钟树网络质量评估方法，其特征在于，所述对所述不确定最优时钟树网络进行至少一次实验的过程包括：
使所述不确定最优时钟树网络中的至少一个器件从一个状态跳变成另外一个状态。
4.一种集成电路时钟树网络质量评估装置，其特征在于，包括：
用于在EDA工具中搭建并调整时钟树网络，通过启发式算法收敛得到不确定最优时钟树网络的模块；
用于对所述不确定最优时钟树网络进行至少一次实验后，得到进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数的模块；
用于根据所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数，预定的进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值，以及所述不确定最优时钟树网络还有优化潜力的概率，利用二项分布公式计算得到所述不确定最优时钟树网络的质量可接受概率的模块；
若所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数不大于所述进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值时，根据预定的进行所述至少一次实验发现所述不确定最优时钟树网络还有优化潜力的次数上限值，利用所述二项分布公式计算得到所述不确定最优时钟树网络的质量可接受概率；
其中，所述不确定最优时钟树网络还有优化潜力的概率通过前期大量的实验获得或人为设定，所述二项分布公式为：
Figure FDA0003492145380000021
AC表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数上限值；d表示进行至少一次实验发现不确定最优时钟树网络还有优化潜力的次数；p表示不确定最优时钟树网络还有优化潜力的概率；n表示进行实验的次数；
Figure FDA0003492145380000022
表示以做n实验有d次发现不确定最优时钟树网络还有优化潜力。
5.一种计算机可读存储介质，其存储有计算机指令，其特征在于，所述计算机指令被操作以执行权利要求1-3中任一项所述的集成电路时钟树网络质量评估方法。
6.一种计算机设备，其包括处理器和存储器，所述存储器存储有计算机指令，其中，所述处理器操作所述计算机指令以执行权利要求1-3任一项所述的集成电路时钟树网络质量评估方法。
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