CN112114775A - 立体存储器阵列装置与乘积累加方法 - Google Patents

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Abstract

本发明公开了一种立体存储器阵列装置与乘积累加方法，该立体存储器阵列装置包括区块、位线、字线、源极线、互补式金属氧化物半导体(CMOS)与源极线感测放大器。每一区块包括含多个NAND串的阵列，且NAND串中的每一存储单元存储一个或多个权重值。位线作为信号输入端分别耦接所有区块内沿一方向排列的串选择线。字线分别耦接存储单元，且相同层的字线作为卷积层，以对输入的信号执行卷积运算。不同源极线则耦接不同区块内的所有接地选择线，以独立收集各区块内的NAND串的总和电流。作为开关的CMOS设置于区块底下并耦接至各个源极线，以传输所述总和电流至SL SA，并经SL SA输出各区块的乘积累加结果。

Description

立体存储器阵列装置与乘积累加方法
技术领域
本发明是有关于一种立体存储器阵列技术，且特别是有关于一种立体 存储器阵列装置与使用立体存储器阵列进行乘积累加方法。
背景技术
人工智能(Artificial Intelligence，AI)是指通过电脑程序来呈现人类 智慧的技术。目前已经在影像辨识、语言分析、棋类游戏等方面达到优越 的水准。
以影像辨识的AI网络为例，卷积神经网络(Convolutional neural network，CNN)是目前广泛用于处理影像辨识的方案，其中包括许多乘 积累加(multiply-accumulate，MAC)的计算。然而，因为MAC计算需求 大量的权重值(weight，wi，j)，因此需要大量的存储密度，且计算值的传 输时间也会因信息量大而发生延迟。因此目前最新的高级AI硬件解决方案旨在提供高性能和低功耗的MAC解决方案。
发明内容
本发明提供一种立体存储器阵列装置，能用更少的数据移动直接在存 储器阵列中执行乘积累加(multiply-accumulate，MAC)，以节省功率和延 迟。
本发明另提供一种使用立体存储器阵列进行乘积累加(MAC)的方法， 能实现存储器内运算(In Memory Computing，IMC)或称存储器处理器 (processor-in-memory，PIM)的MAC运算，并达到更高的类比权重分辨 率。
本发明的立体存储器阵列装置，包括多个区块(blocks)、多条位线、 多条字线、多个源极线、多个互补式金属氧化物半导体(CMOS)与多个 源极线感测放大器(Source LineSensing Amplifier，SL SA)。每个区块包 括一阵列，所述阵列包括在Z方向延伸的多个反及栅串(NAND strings)， 每个NAND串包括串选择线(SSL)、接地选择线(GSL)以及串联连接于串选择线与接地选择线之间的多个存储单元，且每个存储单元存储一个 或多个权重值(weight，wi，j)。位线分别耦接这些区块内沿Y方向排列的 多个串选择线，其中每一条位线都作为信号输入端(xi)。至于字线则分别 耦接所述多个存储单元(wi，j)，其中相同层的多条字线作为卷积层 (convolution layer)，以对从位线输入的所有信号执行卷积运算
Figure BDA0002117341530000021
多个源极线则分别耦接各别区块内的所有 NAND串的接地选择线，以独立收集各别区块内的所述NAND串的总和 电流(summed current)。CMOS设置于区块底下，且每个CMOS耦接至 每个源极线作为开关。源极线感测放大器则通过CMOS耦接至各别的源极 线，以接收各区块内的所述总和电流并与至少一参考电平(referencelevel) 进行比较，来输出各区块的乘积累加(multiply-accumulate，MAC)结果。
在本发明的一实施例中，上述立体存储器阵列装置还可包括多个共通 源极线(CSL)开关，设置于所述源极线之间，以控制所述源极线彼此断 路或接通。
在本发明的一实施例中，上述立体存储器阵列装置还可包括多个串选 择线(SSL)驱动器，分别耦接每个NAND串中的串选择线(SSL)，经组 态以驱动所述串选择线或使其浮置。
在本发明的一实施例中，上述参考电平若是参考电压电平，则所述源 极线感测放大器包括电阻或电容，以转换上述总和电流为电压信号。
在本发明的一实施例中，上述源极线感测放大器包括NOR型感测放 大器。
在本发明的一实施例中，上述存储单元包括快闪存储单元。
在本发明的一实施例中，上述多条位线的数量为1,000～100,000。
本发明的方法是使用立体存储器阵列来进行乘积累加，所述立体存储 器阵列至少包括多条位线、耦接所述位线的多个NAND串、耦接各所述 NAND串的多条字线、分别耦接不同区块内的所述多个NAND串的多个 源极线、耦接所述多个源极线的多个源极线开关以及耦接至所述多个源极 线开关的多个源极线感测放大器，其中每个NAND串包括串选择线(SSL)、 接地选择线(GSL)以及串联连接于串选择线与接地选择线之间的多个存 储单元。每个存储单元存储一个或多个权重值(weight)，且相同层的多条 字线作为卷积层(convolution layer)。所述方法包括开启所有区块内的每 个NAND串的串选择线(SSL)，并从位线将不同信号输入不同区块内的 NAND串，再施加参考电压(Vref)至相同卷积层的所有字线，并施加通 过电压(Vpass)至其余未选的字线，并开启所有源极线开关，以从每个源极线传输各区块内的所述NAND串的总和电流至每个源极线感测放大 器，以使用每个源极线感测放大器接收所述总和电流，并与至少一参考电 平(reference level)进行比较，而输出各区块的乘积累加结果。
在本发明的另一实施例中，所述总和电流比所述参考电平大则所述乘 积累加结果为“高”输出。
在本发明的另一实施例中，所述总和电流比所述参考电平小则所述乘 积累加结果为“低”输出。
基于上述，本发明采用独立的源极线收集不同区块的NAND串存储 器阵列的电流，并搭配CMOS在阵列之下(CMOS underArray，CuA)的 技术，可将字线信号与源极线信号按照不同的区块分隔开，而达到收集每 个区块的NAND串总和电流作为MAC结果，以实现存储器内运算(IMC) 或称存储器处理器(PIM)的MAC运算，继而提高类比权重的分辨率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配 合附图作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种立体存储器阵列装置的剖面示 意图。
图2是第一实施例中的立体存储器阵列的电路图。
图3是依照本发明的第二实施例的一种使用立体存储器阵列来进行乘 积累加的电路图。
图4是使用第二实施例的立体存储器阵列来进行训练的电路图。
图5是包含依照本发明的第三实施例的一种立体存储器阵列装置的半 导体芯片的局示意图。
图6A至图6G是第三实施例的立体存储器阵列装置的制造流程示意 图。
【附图标记说明】
10：衬底
100、Block_n、Block_n+1：区块
102、BL_m、BL_m+1：位线
104、WL1～WL4：字线
106、SL_n、SL_n+1：源极线
108：互补式金属氧化物半导体
110、506、SL SA：源极线感测放大器
112：NAND串
114、SSL1、SSL2：串选择线
116、GSL：接地选择线
118：存储单元
120、612：导电柱
122：电荷储存结构
124：垂直通道结构
126：绝缘填充物
128：导电插塞
130：漏极端接垫
132：绝缘层
134：源极端接垫
136：绝缘隔离结构
138：PMOS
140：NMOS
142、602：内连线
500：半导体芯片
502：页面缓冲器
504：列译码器
508：其他电路
600：层间介电层
604：导电堆叠
606：导电层
608a、608b：插塞结构
610：绝缘材料
614：沟道
Vref：参考电压电平
SL switch：源极线开关
SSL1 driver、SSL2 driver：串选择线驱动器
CSL switch：共通源极线开关
BL_m switch、BL_m+1 switch：位线开关
具体实施方式
以下参考附图提供对本发明实施例的详细说明。应理解，附图并不旨 在将技术限制于具体公开的结构性实施例及方法，而是可使用其他特征、 元件、方法及实施例来实践所述技术。阐述较佳实施例以说明本发明技术 而非限制其范畴，本发明技术的范畴是由权利要求书界定。本发明所述技 术领域中普通技术人员将基于以下说明认识到各种等效变化形式。在各种 实施例中，通常使用相似的元件符号来代表相似的元件。
图1是依照本发明的第一实施例的一种立体存储器阵列装置的剖面示 意图。
请参照图1，第一实施例的立体存储器阵列装置包括多个区块(blocks) 100、多条位线102、多条字线104、多个源极线106、多个互补式金属氧 化物半导体(CMOS)108与多个源极线感测放大器(Source Line Sensing Amplifier，SL SA)110。虽然图中仅显示两个区块100，但应知区块100 的数量可根据需求增加为数十个至数百个，但本发明并不限于此。每个区 块100包括一阵列，所述阵列包括在Z方向延伸的多个NAND串(NAND strings)112，每个NAND串112包括串选择线(SSL)114、接地选择线 (GSL)116以及串联连接于串选择线114与接地选择线116之间的多个 存储单元118，且每个存储单元118存储一个或多个权重值(weight，wi，j)， 例如单层晶胞(single level cell，SLC)可以存储一个权重值，多层晶胞(multi level cell，MLC)则可存储两个权重值，依此类推三层晶胞(triple levelcell， TLC)可以存储三个权重值。在一实施例中，存储单元118例如快闪存储 单元，且可为栅极全环(gate all around，GAA)胞。在本实施例中，每个 NAND串112中的存储单元118是位在一导电柱120与字线104之间的交 叉点处。所述导电柱120包括电荷储存结构122和垂直通道结构124。电 荷储存结构122可包括快闪存储器技术常用的多层介电电荷捕获结构，如 氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)；氧化物-氮化物-氧化 物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)；氧化物- 氮化物-氧化物-氮化物-氧化物-氮化物-氧化物 (oxide-nitride-oxide-nitride-oxide-nitride-oxide，ONONONO)；硅-氧化物- 氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)；能带间隙 工程硅-氧化物-氮化物-氧化物-硅(bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS)；氮化钽、氧化铝、氮化硅、 氧化硅、硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide， silicon，TANOS)；以及金属-高k值能带间隙工程硅-氧化物-氮化物-氧化 物-硅(metal-high-kbandgap-engineered silicon-oxide-nitride-oxide-silicon， MA BE-SONOS)；或其他电荷捕获层或者这些层的组合。所述垂直通道结 构124例如一层或多层多晶硅膜。另外，可用绝缘填充物126(如二氧化 硅)来填充导电柱120的内部。
在图1中，位线102分别耦接每个区块100内沿Y方向排列的多个串 选择线114，譬如通过导电插塞128与漏极端接垫130作电性连接，其中 漏极端接垫130连接至电荷储存结构122及垂直通道结构124。虽然图中 仅显示一条位线102，但应知位线102的数量可达数百至数十万，如1,000～100,000，并密集分布于所有区块100上方。每一条位线102均可作 为信号输入端(xi)输入不同的偏压(VBL)。至于字线104则分别耦接所 述多个存储单元(wi，j)118，且不同层的字线104之间具有绝缘层132而 构成由导电材料与绝缘材料交替堆叠的结构。虽然图中仅显示四层的字线 104，但应知字线104的数量(层数)可达数十至数百，但本发明并不限 于此。在本实施例中，相同层的多条字线104可作为卷积层(convolutionlayer)，以对从位线102输入的所有信号执行卷积运算
Figure BDA0002117341530000071
Figure BDA0002117341530000072
上述位线102可为金属导线。上述字线104的导电材料可 以是N+或P+多晶硅材料、或者根据与电荷储存结构122的相容性而选择 的其他导电材料，譬如金属、金属氮化物、金属化合物、或金属与金属化 合物的组合。
请继续参照图1，源极线106分别耦接各别区块100内的所有NAND 串112的接地选择线116，以独立收集各别区块100内的所有NAND串112 的总和电流(summed current)。举例来说，一个源极线106耦接一个区块 100内的所有接地选择线116，譬如通过源极端接垫134作电性连接，其 中源极端接垫134连接至电荷储存结构122及垂直通道结构124。由于不同区块100的源极线106不相连，所以各别区块100的的NAND串112 总和电流能被各别输出。此外，不同区块100之间及不同的源极线106之 间可设置绝缘隔离结构136将不同区块100分隔开，并将不同的源极线106 分隔开。
CMOS 108是设置于区块100底下，且每个CMOS 108耦接至每个源 极线106作为开关用。由于CMOS 108直接形成于NAND串112下方的 衬底10，本实施例的立体存储器阵列装置同时具有高存储密度、低成本与 节省制造周期的效果。CMOS 108通常包括PMOS 138与NMOS 140，若 是NAND串112被应用于MAC计算，则其中一个MOS可作为开关用， 譬如图中的NMOS 140的漏极(D)通过内连线142与单个源极线106接 触，达到电路上的耦接。源极线感测放大器110则通过CMOS 108耦接至 各别的源极线106。图1的源极线感测放大器110是以电路形式绘制，这 代表源极线感测放大器110是从周边电路连至区块100下的CMOS 108，但本发明并不限于此，如通过电路设计，也可将源极线感测放大器110整 合于区块100范围内(如区块100上方或下方)。源极线感测放大器110 在接收各区块100内的所述总和电流后会将其与至少一参考电平 (reference level)进行比较，来输出各区块100的乘积累加(multiply-accumulate，MAC)结果。在本实施例中，参考电平若是参考 电压电平Vref，则源极线感测放大器110可包括电阻或电容，以转换上述 总和电流为电压信号。在一实施例中，上述源极线感测放大器110例如 NOR型感测放大器。
由于图1显示的是一个截面的结构示意图，所以请见对应的电路图(图 2)，以便详细地说明立体存储器阵列装置中NAND串、位线、字线以及 源极线的关系。
在图2中，Block_n代表第n个区块、Block_n+1代表第n+1个区块、 BL_m代表第m个位线、BL_m+1代表第m+1个位线、SL_n代表第n个 源极线、SL_n+1代表第n+1个源极线。每个区块包括一阵列，每一阵列 包括在Z方向延伸的数个NAND串，每一个NAND串包括串选择线SSL1 或SSL2、接地选择线GSL以及串联连接于串选择线及接地选择线之间的 存储单元。位线BL_m和BL_m+1耦接沿Y方向排列的串选择线SSL1和 SSL2，字线WL1、WL2、WL3、WL4分别耦接存储单元。源极线SL_n 耦接区块Block_n内的所有NAND串的接地选择线GSL，源极线SL_n+1 则耦接区块Block_n+1内的所有NAND串的接地选择线GSL。因此，由 不同位线BL_m和BL_m+1输入的不同偏压(VBL)数据沿Y方向传输 至区块Block_n和Block_n+1，而通过不同的源极线SL_n和SL_n+1沿X 方向传输并传递给源极线感测放大器(未示出)。每个区块Block_n和 Block_n+1中的串选择线SSL1和SSL2的附加维度提供多个单元以对权重 求和，而提供了更高的类比权重分辨率。
图3是依照本发明的第二实施例的一种使用立体存储器阵列来进行乘 积累加(MAC)的电路图，其中使用与图2相同的电路表达立体存储器阵 列中NAND串、位线、字线以及源极线的电路连接关系，且相关说明可 参照图2的说明，在此不再赘述。
请参照图3，第二实施例的立体存储器阵列除了NAND串、位线BL_m 和BL_m+1、字线WL1～WL4以及源极线SL_n和SL_n+1，还有耦接源极 线SL_n和SL_n+1的源极线开关SLswitch以及耦接至源极线开关SL switch的多个源极线感测放大器SL SA，其中每一个NAND串中的一个存 储单元相当于存储一个或多个权重值(weight)，而相同层的字线作为卷积层(convolution layer)、即字线WL1是第一层卷积层、字线WL2是第二 层卷积层；依此类推。在本实施例中，立体存储器阵列装置还可包括多个 共通源极线开关CSL switch，设置于源极线SL_n和SL_n+1之间，以控制 源极线SL_n和SL_n+1彼此断路或接通。另外，立体存储器阵列装置还 可包括多个串选择线驱动器SSL1 driver和SSL2 driver，串选择线驱动器 SSL1 driver耦接X方向的每个NAND串中的串选择线SSL1，经组态以驱 动串选择线SSL1或使其浮置；串选择线驱动器SSL2 driver耦接X方向的 每个NAND串中的串选择线SSL2，经组态以驱动串选择线SSL2或使其 浮置。上述增设的共通源极线开关CSL switch以及/或是串选择线驱动器 SSL1 driver和SSL2 driver，能使立体存储器阵列除了应用于MAC操作，还可用于训练(training)的编程(PGM)操作、编程验证(program verify， PV)操作及擦除(ERS)操作。
在本实施例的方法中，开启所有区块(Block_n、Block_n+1)内的每 个NAND串的串选择线(SSL1、SSL2)，并关闭共通源极线开关CSL switch， 从位线BL_m、BL_m+1将不同信号输入区块内的NAND串，其中开启串 选择线SSL2、SSL2的方式是施加相同电压VDDI至串选择线驱动器SSL1 driver和SSL2driver；位线BL_m、BL_m+1则是接受其页面缓冲器(PB) 电路的输入信号再传送至所有区块内。页面缓冲器电路与位线BL_m、 BL_m+1之间可设置位线开关BL_m switch、BL_m+1switch。然后施加参 考电压(Vref)至相同卷积层的所有字线WL4，并施加通过电压(Vpass) 至其余未选的字线WL1～WL3，并开启所有源极线开关SL switch，以从源 极线SL_n传输区块Block_n内的NAND串的总和电流至其耦接的源极线 感测放大器SL SA、从源极线SL_n+1传输区块Block_n+1内的NAND串 的总和电流至其耦接的源极线感测放大器SL SA。在这样的操作下，相同 层的字线WL4作为卷积层(convolution layer)对从位线BL_m、BL_m+1 输入的所有信号执行卷积运算，得到区块Block_n的总和电流ISL_n＝VBL_m×w(1-1，2)+VBL_m+1×w(2-1，2)+VBL_m×w(1-2，2)+VBL_m+1×w(2-2，2)；依此类推。
本实施例中，源极线感测放大器SL SA例如NOR型感测放大器，其 为高速(～300ns)感测放大器并且能够在短时间内感测多电平电流。当来 自各个区块的总和电流进入各个源极线感测放大器SL SA，若是所述参考 电平(reference level，Vref)为参考电压电平，则可通过内部的电阻或电 容将总和电流先转换为电压信号，再与参考电平Vref进行比较，以输出各 区块的乘积累加(MAC)结果。举例来说，若是总和电流比所述参考电平Vref大，则所述乘积累加结果为“高”输出；反之，若是总和电流比所述 参考电平Vref小，则所述乘积累加结果为“低”输出。在一实施例中，上 述参考电平可以是多个参考值，以进行有层次的MAC结果输出。
图4是使用第二实施例的立体存储器阵列来进行训练(training)的电 路图，其中使用与图3相同的电路且相关说明可参照图3的说明，在此不 再赘述。
由于人工智能是通过电脑程序来呈现人类智慧的技术，所以须先进行 大量的训练才能实际应用。图4即为进行训练的电路，其中需打开所有共 通源极线开关CSL switch以产生共通源极线路径，并关闭所有源极线开关 SL switch，因此图4省略不参与电路的源极线开关SL switch与源极线感 测放大器SL SA。
在编程(PGM)操作的时候，多条位线BL_m、BL_m+1同时从其PB 电路提供编程样式(program patterns)。一次只能编程一页；例如，一次只 能打开一个选定区块Block_n的一个特定SSL1，并关闭其他SSL2以防止 在未选择的页面上编程重复代码。通常，在PGM操作期间共通源极线CSL 偏压VDDI例如2.3V，而其他区块Block_n+1的所有字线WL1～WL4都是 浮置的。被选的字线是施加Vpgm(如16V～26V)，所选区块Block_n中 的其他WL是Vpass。
在编程验证(program verify，PV)操作的时候可检测/验证PGM结果 是否从其PB电路通过。一次只能验证一页；例如，一次只能打开一个选 定区块Block_n的一个特定SSL。关闭其他SSL以防止收集错误信息。通 常，在PV操作期间，CSL偏压Vss例如0V且VBL例如0.5V～1V，而其 他区块Block_n+1的所有字线WL1～WL4都是浮置的。每个PB电路可以 通过在PB内部的内部电容来判断所选存储单元是高Vt还是低Vt。当一 个存储单元Vt够高时，这个存储单元将在剩余的PGM期间被禁止。被选 的字线是施加用于验证的Vref，所选区块Block_n中的其他WL是Vpass。
在编程擦除(ERS)操作的时候，关闭所有位线开关BL_m switch、 BL_m+1 switch，并关闭所有串选择线驱动器SSL1 driver和SSL2 driver， 以使所有SSL栅极信号都是浮置的，以防止热载子干扰。在CSL节点供 应20V，以提高通道电位。对所选区块Block_n的接地选择线GSL栅极施 加约6V～8V的偏压，以产生栅极引致漏极漏电源(GIDL source)。而所选区块Block_n的每个WL栅极偏压为0V，以进行FN擦除(Fowler-Nordheim (FN)Erase)。至于未选的区块Block_n+1的所有WL和GSL栅极偏压保持 浮置，因此栅极偏置将在ERS期间耦接作为ERS抑制。
以上操作所使用的偏压值仅为示例性的数值，本发明并不限于此。
图5是根据本发明技术的半导体芯片的布局示意图。
在图5中，半导体芯片500包括页面缓冲器(page buffer)502、列译 码器(XDEC)504、源极线感测放大器(SL SA)506、其他电路508等， 其中页面缓冲器502的布局内设有本发明的立体存储器阵列装置，源极线 感测放大器506即为本发明的立体存储器阵列装置中的源极线感测放大器。 列译码器504是栅极译码器。以下将针对页面缓冲器502内的立体存储器 阵列的制造流程进行说明。
图6A至图6G是第三实施例的立体存储器阵列装置的制造流程示意 图，其中使用与第一实施例相同的元件符号表达相同的构件，且相关说明 可参照第一实施例的说明，在此不再赘述。
请参照图6A，先在衬底10形成多个互补式金属氧化物半导体(CMOS) 108。CMOS108的工艺可参照现有技术，且CMOS 108通常包括PMOS 138 与NMOS 140。然后，在CMOS 108上形成层间介电层600与内连线602， 且图中虽显示一层层间介电层600，但应知为了配合其余电路的连接，层 间介电层600与内连线602的层数实际上可为多层，特别是在NMOS 140端形成有与后续源极线(SL)相连的内连线142。
然后，请参照图6B，于CMOS 108上方形成导电堆叠604。导电堆叠 604包括源极线106、数层导电层606与位于各层导电层606之间的绝缘 层132，其中源极线106通常为金属层，所以在其表面106a可先形成一层 如掺杂多晶硅的导电层作为源极端接垫134。而图中的内连线142与源极 线106接触。
接着，请参照图6C，由于立体存储器阵列具有多层的导电层606，为 了降低导电层606的整体电阻率，以减少栅极电阻与电容所造成的信号传 递延迟现象，本实施例是利用多道光刻刻蚀工艺，将偶数层与奇数层的导 电层606制成阶梯状，以利插塞结构608a、608b连至外部电路。举例来 说，图6C是以单一个区块边缘的五层导电层606为例，并省略其余结构 层，其中连至双数层导电层606的插塞结构608a沿一方向排列在阶梯状 的导电堆叠604上，连至单数层导电层606的插塞结构608b一样沿所述 方向排列在阶梯状的导电堆叠604上，但位置在插塞结构608a后方。然 而，本发明并不限于此，前述电路的连接方式也可参照其它现有技术。
然后，请参照图6D，刻蚀去除顶部的绝缘层132与其下的一层导电 层，以形成串选择线114。之后，可在串选择线114之间填入绝缘材料610。
随后，请参照图6E，在导电堆叠604中形成多个导电柱612。详细来 说，可在导电堆叠604中形成数个贯通开口并露出源极端接垫134，再依 序于贯通开口内形成电荷储存结构122和垂直通道结构124，以便在导电 柱612与作为字线的导电层606之间的交叉点处形成存储单元118，且导 电层成为字线104与接地选择线116。另外，在导电柱612的内部可填通 绝缘填充物126。然后，在导电柱612顶部形成一层如掺杂多晶硅的导电 层作为漏极端接垫130。
接着，请参照图6F，为了隔绝不同区块100的信号，利用刻蚀工艺将 两个区块100的所有线路(含接地选择线116、字线104与源极线106) 切开，而形成沟道614。
然后，请参照图6G，先在沟道614内填充绝缘隔离结构136，再进行 平坦化工艺，直到露出最顶部的绝缘层132。然后，在区块100上形成导 电插塞128与位线102，以耦接所有区块100内串选择线114。此外，在 形成导电插塞128之前，可先制作周边电路的连线(如图6C的插塞结构 608a、608b等)。
综上所述，本发明将立体NAND串的存储器阵列应用于MAC运算， 其中采用独立的源极线收集不同区块的NAND串存储器阵列的电流，并 搭配CuA技术，可将字线信号与源极线信号按照不同的区块分隔开，而 达到收集每个区块的NAND串总和电流作为MAC结果，以实现存储器内 运算(IMC)，并从而提高类比权重的分辨率。而且，本发明还可整合于 现存立体NAND串的工艺中。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所 属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些 许的更动与润饰，故本发明的保护范围当视随附的权利要求书所界定的为 准。

Claims (10)

1.一种立体存储器阵列装置，包括：
多个区块，各所述区块包括一阵列，所述阵列包括在Z方向延伸的多个NAND串，各所述NAND串包括一串选择线、一接地选择线以及串联连接于所述串选择线及所述接地选择线之间的多个存储单元，其中各所述存储单元存储一个或多个权重值wi，j；
多条位线，分别耦接所述多个区块内沿Y方向排列的所述多个串选择线，其中各所述位线作为信号输入端xi；
多条字线，分别耦接所述多个存储单元，其中相同层的所述多条字线作为一卷积层，以对从所述位线输入的信号执行卷积运算
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多个源极线，分别耦接所述区块内的所有所述NAND串的所述多个接地选择线，以独立收集各所述区块内的所述多个NAND串的总和电流；
多个互补式金属氧化物半导体，设置于所述多个区块底下，且每个互补式金属氧化物半导体耦接至各所述源极线作为开关；以及
多个源极线感测放大器，通过所述多个互补式金属氧化物半导体分别耦接所述多个源极线，以接收各所述区块内的所述总和电流并与至少一参考电平进行比较，以输出各所述区块的乘积累加结果。
2.如权利要求1所述的立体存储器阵列装置，更包括多个共通源极线开关，设置于所述多个源极线之间，以控制所述多个源极线断路或接通。
3.如权利要求1所述的立体存储器阵列装置，更包括多个串选择线驱动器，分别耦接各所述NAND串中的所述串选择线，经组态以驱动所述串选择线或使其浮置。
4.如权利要求1所述的立体存储器阵列装置，其中所述参考电平为参考电压电平，则所述源极线感测放大器包括电阻或电容，以转换所述总和电流为电压信号。
5.如权利要求1所述的立体存储器阵列装置，其中所述源极线感测放大器包括NOR型感测放大器。
6.如权利要求1所述的立体存储器阵列装置，其中所述存储单元包括快闪存储单元。
7.如权利要求1所述的立体存储器阵列装置，其中所述多条位线的数量为1,000～100,000。
8.一种使用立体存储器阵列进行乘积累加的方法，所述立体存储器阵列至少包括多条位线、耦接所述位线的多个NAND串、耦接各所述NAND串的多条字线、分别耦接不同区块内的所述多个NAND串的多个源极线、耦接所述多个源极线的多个源极线开关以及耦接至所述多个源极线开关的多个源极线感测放大器，其中各所述NAND串包括一串选择线SSL、一接地选择线GSL以及串联连接于所述串选择线及所述接地选择线之间的多个存储单元，其中各所述存储单元存储一个或多个权重值，且相同层的所述多条字线作为一卷积层，所述方法包括：
开启所有所述区块内的各所述NAND串的所述串选择线；
从所述多条位线将不同信号输入所述不同区块内的所述多个NAND串；
施加参考电压至相同的所述卷积层的所述多条字线，并施加通过电压至其余未选的字线；
开启所有所述源极线开关，以从各所述源极线传输各所述区块内的所述多个NAND串的总和电流至各所述源极线感测放大器；以及
使用各所述源极线感测放大器接收所述总和电流，并与至少一参考电平进行比较，以输出各所述区块的乘积累加结果。
9.如权利要求8所述的使用立体存储器阵列进行乘积累加的方法，其中所述总和电流比所述至少一参考电平大则所述乘积累加结果为“高”输出。
10.如权利要求8所述的使用立体存储器阵列进行乘积累加的方法，其中所述总和电流比所述至少一参考电平小则所述乘积累加结果为“低”输出。
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