CN112114617A - 实现飞腾ARM CPU Clear CMOS的装置及方法 - Google Patents

Abstract

本申请公开了一种实现飞腾ARM CPU Clear CMOS的装置及方法，该装置包括RTC芯片单元、脉冲单元和状态选择单元，其中，脉冲单元为RTC芯片单元提供工作脉冲，状态选择单元根据自身所处的不同状态为RTC芯片单元提供第一控制指令或第二控制指令，RTC芯片单元的寄存单元中的存储信息根据接收的第一控制指令或第二控制指令而有所不同，当寄存单元中的存储信息为第一状态信息时，飞腾ARM CPU在读取到该第一状态信息时保持正常工作状态，当寄存单元中的存储信息为第二状态信息时，飞腾ARM CPU在读取到该第二状态信息进行Clear CMOS，实现通过硬件方式实现飞腾ARM CPU的Clear CMOS功能的目的。

Description

实现飞腾ARM CPU Clear CMOS的装置及方法

技术领域

本申请涉及计算机技术领域，更具体地说，涉及一种实现飞腾ARM CPU ClearCMOS的装置及方法。

背景技术

Clear CMOS功能是指清除CMOS信息的功能，CMOS在这里是指CPU主板上的一块可读写的RAM(Random Access Memory，随机存取存储器)芯片，该RAM芯片主要用来保存当前系统的硬件配置和操作人员对某些参数的设定。通常情况下CMOS信息通常指基本启动信息(例如日期、时间、启动设置等)。

现有的国产飞腾ARM CPU(Advanced RISC Machine Central Processing Unit)内部没有集成Clear CMOS功能，无法在单独主板的情况下，以硬件方式实现Clear CMOS功能，对用户实际使用造成很大的麻烦，例如当用户改错BIOS(Basic Input Output System，基本输入输出系统)值时，BIOS和上层软件会产生冲突，引起故障。现有的飞腾ARMCPU的Clear CMOS功能的实现采用BMC(Baseboard Manager Controller，基板管理控制器)或者CPLD(Complex Programming logic device，复杂可编程逻辑器件)软件控制方式，该方式需要服务器处于开机或待机状态，这种方式相较于硬件方式实现Clear CMOS功能的方式限制较多，给用户带来了较多的不便。

发明内容

为解决上述技术问题，本申请提供了一种实现飞腾ARM CPU Clear CMOS的装置及方法，以实现通过硬件控制的方法实现飞腾ARM CPU的Clear CMOS功能的目的。

为实现上述技术目的，本申请实施例提供了如下技术方案：

一种实现飞腾ARM CPU Clear CMOS的装置，用于控制飞腾ARM CPU实现ClearCMOS功能，所述实现飞腾ARM CPU Clear CMOS的装置包括：RTC芯片单元、脉冲单元和状态选择单元；其中，

所述脉冲单元，用于为所述RTC芯片单元提供工作脉冲；

所述状态选择单元包括第一状态和第二状态，当所述状态选择单元处于第一状态时，用于为所述RTC芯片单元提供第一控制指令；当所述状态选择单元处于第二状态时，用于为所述RTC芯片单元提供第二控制指令；

所述RTC芯片单元包括寄存单元，当所述RTC芯片单元接收到所述第一控制指令时，将所述寄存单元的存储信息设置为第一状态信息，以使所述飞腾ARM CPU在读取到所述第一状态信息时正常工作，当所述RTC芯片单元接收到所述第二控制指令时，将所述寄存单元的存储信息设置为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

可选的，所述脉冲单元包括：晶体；

所述晶体的第一端连接所述RTC芯片单元的第一时钟连接端，所述晶体的第二端连接所述RTC芯片单元的第二时钟连接端，所述晶体用于为所述RTC芯片单元提供工作脉冲。

可选的，所述脉冲单元还包括：第一电容和第二电容；其中，

所述晶体的第一端连接所述第一电容的一端，所述晶体的第二端连接所述第二电容的一端；

所述第一电容的另一端和所述第二电容的另一端均接地。

可选的，所述RTC芯片单元包括：RTC芯片；其中，

所述RTC芯片包括第一电源连接端、第二电源连接端、第一时钟连接端、第二时钟连接端、第一输出端、第二输出端和复位连接端，其中，所述第一电源连接端用于接收工作电源，所述第二电源连接端与所述状态选择单元连接，用于为所述状态选择单元提供工作电压，所述第一时钟连接端与所述晶体的第一端连接，所述第二时钟连接端与所述晶体的第二端连接，所述第一输出端与所述飞腾ARM CPU连接，用于向所述飞腾ARM CPU输出RTC时钟信号，所述第二输出端与所述飞腾ARM CPU连接，用于与所述飞腾ARM CPU进行数据通信，所述复位连接端与所述状态选择单元连接；

所述RTC芯片还包括内部寄存器，所述内部寄存器包括所述寄存单元；

所述RTC芯片的第一时钟连接端和第二时钟连接端分别作为所述RTC芯片单元的第一时钟连接端和第二时钟连接端。

可选的，所述RTC芯片单元还包括：第三电容和第四电容；其中，

所述第三电容的一端与所述第二电源连接端连接，另一端接地；

所述第四电容的一端与所述第一电源连接端连接，另一端接地。

可选的，所述状态选择单元包括：三针插针、跳冒、第一电阻、第二电阻、第三电阻、第四电阻和第五电容；其中，

所述三针插针包括第一连接端、第二连接端和第三连接端，所述第一连接端通过所述第一电阻与所述第二电源连接端连接，所述第一电阻远离所述第一连接端的一端还与所述第三电阻的一端连接，所述第三电阻远离所述第一电阻的一端与所述第二连接端、所述第五电容的一端、所述第四电容的一端以及所述复位连接端均连接，所述第四电阻远离所述第三电阻的一端与所述第五电容远离所述第三电阻的一端以及接地端均连接；

所述第三连接端通过所述第二电阻接地；

所述跳冒包括第一连接状态和第二连接状态，当所述跳冒处于第一连接状态时，所述跳冒连接所述第一连接端和所述第二连接端，以使所述三针插针向所述复位连接端输出所述第一控制指令，当所述跳冒处于第二连接状态时，所述跳冒连接所述第二连接端与所述第三连接端，以使所述三针插针向所述复位连接端输出所述第二控制指令。

可选的，所述三针插针还用于在断电状态下，向所述复位连接端输出所述第二控制指令。

一种实现飞腾ARM CPU Clear CMOS的方法，基于上述任一项所述的实现飞腾ARMCPU Clear CMOS的装置实现，所述实现飞腾ARM CPU Clear CMOS的方法包括：

将飞腾ARM CPU与RTC芯片单元连接；

所述飞腾ARM CPU首次上电后将所述RTC芯片单元的寄存单元的存储信息由默认状态信息更改为第一状态信息，并将所述飞腾ARMCPU重新启动；

当所述飞腾ARM CPU正常工作时，将所述状态选择单元的状态保持为第一状态，以使所述状态选择单元向所述RTC芯片单元提供第一控制指令，将所述寄存单元的存储信息保持为第一状态信息；

当所述飞腾ARM CPU需要进行Clear CMOS时，将所述状态选择单元的状态由第一状态更改为第二状态，以将所述RTC芯片单元的寄存单元的存储信息更为为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

从上述技术方案可以看出，本申请实施例提供了一种实现飞腾ARMCPU ClearCMOS的装置及方法，其中，所述实现飞腾ARM CPU Clear CMOS的装置包括RTC芯片单元、脉冲单元和状态选择单元，其中，脉冲单元为所述RTC芯片单元提供工作脉冲，状态选择单元根据自身所处的不同状态为所述RTC芯片单元提供第一控制指令或第二控制指令，所述RTC芯片单元的寄存单元中的存储信息根据接收的第一控制指令或第二控制指令而有所不同，当所述寄存单元中的存储信息为第一状态信息时，飞腾ARM CPU在读取到该第一状态信息时保持正常工作状态，当所述寄存单元中的存储信息为第二状态信息时，飞腾ARM CPU在读取到该第二状态信息进行Clear CMOS，实现通过硬件方式实现飞腾ARM CPU的Clear CMOS功能的目的。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请的一个实施例提供的一种实现飞腾ARM CPU Clear CMOS的装置的结构示意图；

图2为本申请的一个实施例提供的一种脉冲单元的结构示意图；

图3为本申请的一个实施例提供的一种RTC芯片单元的结构示意图；

图4为本申请的一个实施例提供的一种状态选择单元的结构示意图；

图5为本申请的另一个实施例提供的一种实现飞腾ARM CPU Clear CMOS的装置的结构示意图；

图6为本申请的一个实施例提供的一种实施例提供的一种实现飞腾ARM CPUClear CMOS的方法的流程示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种实现飞腾ARM CPU Clear CMOS的装置，如图1所示，用于控制飞腾ARM CPU实现Clear CMOS功能，所述实现飞腾ARMCPU Clear CMOS的装置包括：RTC芯片单元20、脉冲单元10和状态选择单元30；其中，

所述脉冲单元10，用于为所述RTC芯片单元20提供工作脉冲；

所述状态选择单元30包括第一状态和第二状态，当所述状态选择单元30处于第一状态时，用于为所述RTC芯片单元20提供第一控制指令；当所述状态选择单元30处于第二状态时，用于为所述RTC芯片单元20提供第二控制指令；

所述RTC芯片单元20包括寄存单元，当所述RTC芯片单元20接收到所述第一控制指令时，将所述寄存单元的存储信息设置为第一状态信息，以使所述飞腾ARM CPU在读取到所述第一状态信息时正常工作，当所述RTC芯片单元20接收到所述第二控制指令时，将所述寄存单元的存储信息设置为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

在本实施例中，所述实现飞腾ARM CPU Clear CMOS的装置包括RTC芯片单元20、脉冲单元10和状态选择单元30，其中，脉冲单元10为所述RTC芯片单元20提供工作脉冲，状态选择单元30根据自身所处的不同状态为所述RTC芯片单元20提供第一控制指令或第二控制指令，所述RTC芯片单元20的寄存单元中的存储信息根据接收的第一控制指令或第二控制指令而有所不同，当所述寄存单元中的存储信息为第一状态信息时，飞腾ARM CPU在读取到该第一状态信息时保持正常工作状态，当所述寄存单元中的存储信息为第二状态信息时，飞腾ARM CPU在读取到该第二状态信息进行Clear CMOS，实现通过硬件方式实现飞腾ARMCPU的Clear CMOS功能的目的。

下面对本申请实施例提供的实现飞腾ARM CPU Clear CMOS的装置的各个组成部分的可行结构进行描述。

在上述实施例的基础上，在本申请的一个实施例中，如图2所示，所述脉冲单元10包括：晶体Y1；

所述晶体Y1的第一端连接所述RTC芯片单元20的第一时钟连接端，所述晶体Y1的第二端连接所述RTC芯片单元20的第二时钟连接端，所述晶体Y1用于为所述RTC芯片单元20提供工作脉冲。

可选的，所述晶体Y1可以为32.768KHz晶体Y1。

仍然参考图2，所述脉冲单元10还可以包括：第一电容C1和第二电容C2；其中，

所述晶体Y1的第一端连接所述第一电容C1的一端，所述晶体Y1的第二端连接所述第二电容C2的一端；

所述第一电容C1的另一端和所述第二电容C2的另一端均接地。

所述第一电容C1和第二电容C2分别基于所述晶体Y1管的第一端和第二端，可实现滤除杂散信号干扰的作用。

在图2中RTC_X1和RTC_X2表示与RTC芯片单元20的不同连接端连接。

在上述实施例的基础上，在本申请的另一个实施例中，如图3所示，所述RTC芯片单元20包括：RTC芯片U2；其中，

所述RTC芯片U2包括第一电源连接端、第二电源连接端、第一时钟连接端、第二时钟连接端、第一输出端、第二输出端和复位连接端，其中，所述第一电源连接端用于接收工作电源，所述第二电源连接端与所述状态选择单元30连接，用于为所述状态选择单元30提供工作电压，所述第一时钟连接端与所述晶体Y1的第一端连接，所述第二时钟连接端与所述晶体Y1的第二端连接，所述第一输出端与所述飞腾ARM CPU连接，用于向所述飞腾ARMCPU输出RTC时钟信号，所述第二输出端与所述飞腾ARM CPU连接，用于与所述飞腾ARM CPU进行数据通信，所述复位连接端与所述状态选择单元30连接；

所述RTC芯片U2还包括内部寄存器，所述内部寄存器包括所述寄存单元；

所述RTC芯片U2的第一时钟连接端和第二时钟连接端分别作为所述RTC芯片单元20的第一时钟连接端和第二时钟连接端。

所述RTC芯片U2的具体型号可以为DS1302，在图3中还示出了所述RTC芯片U2的接地引脚。所述RTC芯片U2的第一输出端和第二输出端均与飞腾ARM CPU连接，其中，第一输出端用于输出RTC(Real_Time Clock)时钟信号，所述第二输出端为I/O(Input/Output)引脚，用于通过I2C总线等方式与所述飞腾AMR CPU进行数据通信，例如飞腾ARM CPU可以通过所述第二输出端向所述RTC芯片U2中写入信息，也可以通过所述第二输出端读取所述RTC芯片U2中寄存单元的存储信息。

所述RTC芯片U2的内部寄存器的0x94位置为RAM，有31个字节，可以作为外存储器进行存储信息的存储，例如当0x94位置的第0个和第1个RAM的状态为00时，认为所述存储信息为第二状态信息，而当0x94位置的第0个和第1个RAM的状态为11时，认为所述存储信息为第一状态信息。通常情况下，在未使用时，所述RTC芯片U2的内部寄存器的0x94位置的第0个和第1个RAM的状态默认为00，此时当飞腾ARM CPU第一次连接所述RTC芯片U2并进行上电时，读取到所述存储信息为第二状态信息，此时可以将所述存储信息更改为第一状态信息后重新上电以正常使用。

可选的，仍然参考图3，所述RTC芯片单元20还包括：第三电容C3和第四电容C4；其中，

所述第三电容C3的一端与所述第二电源连接端连接，另一端接地。

所述第四电容C4的一端与所述第一电源连接端连接，另一端接地。

类似的，所述第三电容C3和第四电容C4可以滤除工作电源的波动对第一电源连接端和第二电源连接端的不良影响。

在图3中，VCC2和VCC1分别表示第二电源连接端和第一电源连接端，X1和X2分别表示所述第一时钟连接端和第二时钟连接端，GND表示所述RTC芯片U2的接地端，SCLK表示所述第一输出端，I/O表示所述第二输出端，RST表示所述复位连接端。3VSB表示接收工作电源的端口，3VSB_RTC表示RTC芯片U2与状态选择单元的电源连接端口。图3中的I2C_SCL和I2C_SDA分别指与飞腾ARM CPU的不同端口连接。

在上述实施例的基础上，在本申请的又一个实施例中，如图4所示，所述状态选择单元30包括：三针插针J1、跳冒、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第五电容C5；其中，

所述三针插针J1包括第一连接端、第二连接端和第三连接端，所述第一连接端通过所述第一电阻R1与所述第二电源连接端连接，所述第一电阻R1远离所述第一连接端的一端还与所述第三电阻R3的一端连接，所述第三电阻R3远离所述第一电阻R1的一端与所述第二连接端、所述第五电容C5的一端、所述第四电容C4的一端以及所述复位连接端均连接，所述第四电阻R4远离所述第三电阻R3的一端与所述第五电容C5远离所述第三电阻R3的一端以及接地端均连接；

所述第三连接端通过所述第二电阻R2接地；

所述跳冒包括第一连接状态和第二连接状态，当所述跳冒处于第一连接状态时，所述跳冒连接所述第一连接端和所述第二连接端，以使所述三针插针J1向所述复位连接端输出所述第一控制指令，当所述跳冒处于第二连接状态时，所述跳冒连接所述第二连接端与所述第三连接端，以使所述三针插针J1向所述复位连接端输出所述第二控制指令。

在本实施例中，所述三针插针J1的第一连接端、第二连接端和第三连接端的不同连接状态决定了向所述复位连接端输出的控制指令类型，当所述跳冒连接所述第一连接端和所述第二连接端时，所述三针插针J1向所述复位连接端输出所述第一控制指令，当所述跳冒连接所述第二连接端和第三连接端时，所述三针插针J1向所述复位连接端输出所述第二控制指令。例如可选的，所述第一控制指令可以为高电平，当所述复位连接端接收到所述高电平时，所述RTC芯片U2将所述寄存单元的存储信息保持为所述第一状态信息，以使所述飞腾ARM CPU在读取到所述第一状态信息时保持正常工作状态；所述第二控制指令可以为低电平，当所述复位连接端接收到所述低电平时，所述RTC芯片U2将所述寄存单元的存储信息更改为所述第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

图4中，RST表示与RTC芯片U2的复位连接端连接。

基于图2-4，所述实现飞腾ARM CPU Clear CMOS的装置的结构示意图参考图5。

可选的，在本申请的一些实施例中，所述三针插针J1还用于在断电状态下，向所述复位连接端输出所述第二控制指令。

在本实施例中，还可以通过断除所述实现飞腾ARM CPU Clear CMOS的装置的电源(例如拔掉电池)的方式，使得所述三针插针J1向所述复位连接端输出所述第二控制指令，并使得所述RTC芯片U2的寄存单元的存储信息恢复为默认的第二状态信息，以实现与所述RTC芯片U2连接的飞腾ARM CPU的Clear CMOS功能。

下面对本申请实施例提供的一种实现飞腾ARM CPU Clear CMOS的方法进行描述，下文描述的实现飞腾ARM CPU Clear CMOS的方法可与上文描述的实现飞腾ARM CPU ClearCMOS的装置相互对应参照。

相应的，本申请实施例还提供了一种实现飞腾ARM CPU Clear CMOS的方法，如图6所示，基于上述任一实施例所述的实现飞腾ARM CPU Clear CMOS的装置实现，所述实现飞腾ARM CPU Clear CMOS的方法包括：

S101：将飞腾ARM CPU与RTC芯片单元连接；

S102：所述飞腾ARM CPU首次上电后将所述RTC芯片单元的寄存单元的存储信息由默认状态信息更改为第一状态信息，并将所述飞腾ARM CPU重新启动；

S103：当所述飞腾ARM CPU正常工作时，将所述状态选择单元的状态保持为第一状态，以使所述状态选择单元向所述RTC芯片单元提供第一控制指令，将所述寄存单元的存储信息保持为第一状态信息；

S104：当所述飞腾ARM CPU需要进行Clear CMOS时，将所述状态选择单元的状态由第一状态更改为第二状态，以将所述RTC芯片单元的寄存单元的存储信息更为为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

综上所述，本申请实施例提供了一种实现飞腾ARM CPU Clear CMOS的装置及方法，其中，所述实现飞腾ARM CPU Clear CMOS的装置包括RTC芯片单元、脉冲单元和状态选择单元，其中，脉冲单元为所述RTC芯片单元提供工作脉冲，状态选择单元根据自身所处的不同状态为所述RTC芯片单元提供第一控制指令或第二控制指令，所述RTC芯片单元的寄存单元中的存储信息根据接收的第一控制指令或第二控制指令而有所不同，当所述寄存单元中的存储信息为第一状态信息时，飞腾ARM CPU在读取到该第一状态信息时保持正常工作状态，当所述寄存单元中的存储信息为第二状态信息时，飞腾ARM CPU在读取到该第二状态信息进行Clear CMOS，实现通过硬件方式实现飞腾ARM CPU的Clear CMOS功能的目的。

本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种实现飞腾ARM CPU Clear CMOS的装置，其特征在于，用于控制飞腾ARM CPU实现Clear CMOS功能，所述实现飞腾ARM CPU Clear CMOS的装置包括：RTC芯片单元、脉冲单元和状态选择单元；其中，

所述脉冲单元，用于为所述RTC芯片单元提供工作脉冲；

所述状态选择单元包括第一状态和第二状态，当所述状态选择单元处于第一状态时，用于为所述RTC芯片单元提供第一控制指令；当所述状态选择单元处于第二状态时，用于为所述RTC芯片单元提供第二控制指令；

所述RTC芯片单元包括寄存单元，当所述RTC芯片单元接收到所述第一控制指令时，将所述寄存单元的存储信息设置为第一状态信息，以使所述飞腾ARM CPU在读取到所述第一状态信息时正常工作，当所述RTC芯片单元接收到所述第二控制指令时，将所述寄存单元的存储信息设置为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

2.根据权利要求1所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述脉冲单元包括：晶体；

所述晶体的第一端连接所述RTC芯片单元的第一时钟连接端，所述晶体的第二端连接所述RTC芯片单元的第二时钟连接端，所述晶体用于为所述RTC芯片单元提供工作脉冲。

3.根据权利要求2所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述脉冲单元还包括：第一电容和第二电容；其中，

所述晶体的第一端连接所述第一电容的一端，所述晶体的第二端连接所述第二电容的一端；

所述第一电容的另一端和所述第二电容的另一端均接地。

4.根据权利要求2所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述RTC芯片单元包括：RTC芯片；其中，

所述RTC芯片包括第一电源连接端、第二电源连接端、第一时钟连接端、第二时钟连接端、第一输出端、第二输出端和复位连接端，其中，所述第一电源连接端用于接收工作电源，所述第二电源连接端与所述状态选择单元连接，用于为所述状态选择单元提供工作电压，所述第一时钟连接端与所述晶体的第一端连接，所述第二时钟连接端与所述晶体的第二端连接，所述第一输出端与所述飞腾ARM CPU连接，用于向所述飞腾ARM CPU输出RTC时钟信号，所述第二输出端与所述飞腾ARM CPU连接，用于与所述飞腾ARM CPU进行数据通信，所述复位连接端与所述状态选择单元连接；

所述RTC芯片还包括内部寄存器，所述内部寄存器包括所述寄存单元；

所述RTC芯片的第一时钟连接端和第二时钟连接端分别作为所述RTC芯片单元的第一时钟连接端和第二时钟连接端。

5.根据权利要去4所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述RTC芯片单元还包括：第三电容和第四电容；其中，

所述第三电容的一端与所述第二电源连接端连接，另一端接地；

所述第四电容的一端与所述第一电源连接端连接，另一端接地。

6.根据权利要求4所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述状态选择单元包括：三针插针、跳冒、第一电阻、第二电阻、第三电阻、第四电阻和第五电容；其中，

所述三针插针包括第一连接端、第二连接端和第三连接端，所述第一连接端通过所述第一电阻与所述第二电源连接端连接，所述第一电阻远离所述第一连接端的一端还与所述第三电阻的一端连接，所述第三电阻远离所述第一电阻的一端与所述第二连接端、所述第五电容的一端、所述第四电容的一端以及所述复位连接端均连接，所述第四电阻远离所述第三电阻的一端与所述第五电容远离所述第三电阻的一端以及接地端均连接；

所述第三连接端通过所述第二电阻接地；

所述跳冒包括第一连接状态和第二连接状态，当所述跳冒处于第一连接状态时，所述跳冒连接所述第一连接端和所述第二连接端，以使所述三针插针向所述复位连接端输出所述第一控制指令，当所述跳冒处于第二连接状态时，所述跳冒连接所述第二连接端与所述第三连接端，以使所述三针插针向所述复位连接端输出所述第二控制指令。

7.根据权利要求6所述的实现飞腾ARM CPU Clear CMOS的装置，其特征在于，所述三针插针还用于在断电状态下，向所述复位连接端输出所述第二控制指令。

8.一种实现飞腾ARM CPU Clear CMOS的方法，其特征在于，基于权利要求1-7任一项所述的实现飞腾ARM CPU Clear CMOS的装置实现，所述实现飞腾ARM CPU Clear CMOS的方法包括：

将飞腾ARM CPU与RTC芯片单元连接；

所述飞腾ARM CPU首次上电后将所述RTC芯片单元的寄存单元的存储信息由默认状态信息更改为第一状态信息，并将所述飞腾ARM CPU重新启动；

当所述飞腾ARM CPU正常工作时，将所述状态选择单元的状态保持为第一状态，以使所述状态选择单元向所述RTC芯片单元提供第一控制指令，将所述寄存单元的存储信息保持为第一状态信息；

当所述飞腾ARM CPU需要进行Clear CMOS时，将所述状态选择单元的状态由第一状态更改为第二状态，以将所述RTC芯片单元的寄存单元的存储信息更为为第二状态信息，以使所述飞腾ARM CPU在读取到所述第二状态信息时进行Clear CMOS。

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