CN112104537A - 一种通信控制器 - Google Patents

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Abstract

本发明公开了一种通信控制器，所述通信控制器包括：状态机、配置寄存器、时钟分频器、采样器、接收器、发射器、累加校验器、奇偶校验累加校验器，基于本发明所提供的通信控制器，可以支持32位微处理器接口，支持主机和从机功能，进一步也可配置主机或从机的速率，过滤ID和发送，接收和错误中断使能，并且本发明所提供的方案可以支持Verilog语言设计，具有良好的移植性，支持LIN1.x以及LIN2.x协议。

Description

一种通信控制器
技术领域
本申请涉及通信技术领域，尤其涉及一种通信控制器。
背景技术
LIN控制器是一种通信控制器，用于根据LIN协议规范发送和接收完整的LIN帧以执行串行通信。LIN控制器可以作为主机或丛机实现，并在LIN 1.x和LIN2.x网络上运行。它使用单个主/多从概念在LIN网络的节点之间传输消息。可通过配置寄存器控制消息传输，连接到LIN总线需要LIN收发器。LIN内核，即：LIN控制器是verilog语言设计，专为ASIC和FPGA实现中重复使用而开发。扫描就绪设计与正边时钟完全同步，无内部三状态。经过可靠验证的核心已多次经过生产验证。
发明内容
本发明提供了一种通信控制器，用以解决现有技术中通信控制器还无法支持主机和从机功能的问题。
其具体的技术方案如下：
一种通信控制器，所述通信控制器包括：状态机、配置寄存器、时钟分频器、采样器、接收器、发射器、累加校验器、奇偶校验发生器，其中，
所述配置寄存器与所述状态机以及时钟分频器连接，用于调解各种状态和配置寄存器的设置和消除；
所述时钟分频器与所述状态机以及所述采样器连接，用于配置分频因子，并生成内部时钟；
所述采样器与接收器连接，用于以当前比特率的倍数输入比特流；
所述状态机与所述累加校验器、所述奇偶校验发生器、发射器以及接收器连接，用于控制主机发送、从机发送和从机接收，以及状态的变化和错处机制的处理；
所述累加校验器用于计算校验；
所述奇偶校验发生器用于对输入数据进行校验，并输出两个奇偶校验位；
所述接收器用于并行输出和异步复位；
所述发射器用于并行输入和选通脉冲。
可选的，所述时钟分频器具体用于使用可配置的16位分频因子将系统时钟分为内部时钟，所述内部时钟被16分频，产生一个内部时钟，用于多数位定时操作。
可选的，所述采样器具体用于以当前比特率的16倍采样输入比特流，如果最后16个采样中至少有8个采样为1，则输出为1，否则为0。
可选的，所述状态机包含用于所有位定时操作的计数器，一个用于检测是否已启动中断的的中断检测过程以及一个字节计数器，所述字节计数器根据标识符对帧中的预期字节数进行计数。
可选的，所述累加校验器保持为一个可复位的累加器，一个8位输入，一个选通锁存并添加一个新值，以及一个包含校验码的8位输出，校验和计算为接收的所有数据字节的运行总和。
可选的，所述奇偶校验发生器为组合电路，采用6位输入并输出两个奇偶校验位，用于对主机发送的标识符进行完整性检查。
可选的，所述接收器内部将信号向下分配给时钟，从而与正在接收的位的中心同步，若是接收到错误，接收器将输出错误，并在字节接收完成时输出完成信号。
可选的，所述发射器用于在寄存器移出所有位时，发出完成信号，如果发送的最后一位与接收到的位不同，则输出错误。
基于本发明所提供的通信控制器，可以支持32位主机控制器接口，支持主机和从机功能，进一步也可配置主机或从机的速率，过滤ID和发送，接收和错误中断使能，并且本发明所提供的方案可以支持Verilog语言设计，具有良好的移植性，支持LIN1.x以及LIN2.x协议。
附图说明
图1为本发明实施例中一种通信控制器的结构示意图；
图2为本发明实施例中通信控制器的系统结构示意图。
具体实施方式
下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解，本发明实施例以及实施例中的具体技术特征只是对本发明技术方案的说明，而不是限定，在不冲突的情况下，本发明实施例以及实施例中的具体技术特征可以相互组合。
如图1所示为本发明实施例中一种通信控制器的结构示意图，该通信控制器包括：状态机01、配置寄存器02、时钟分频器03、采样器04、接收器05、发射器06、累加校验器07、奇偶校验发生器08，其中，
所述配置寄存器02与所述状态机01以及时钟分频器03连接，用于调解各种状态和配置寄存器02的设置和消除；
所述时钟分频器03与所述状态机01以及所述采样器04连接，用于配置分频因子，并生成内部时钟；
所述采样器04与接收器05连接，用于以当前比特率的倍数输入比特流；
所述状态机01与所述累加校验器07、所述奇偶校验发生器08、发射器06以及接收器05连接，用于控制主机发送、从机发送和从机接收，以及状态的变化和错处机制的处理；
所述累加校验器07用于计算校验；
所述奇偶校验发生器08用于对输入数据进行校验，并输出两个奇偶校验位；
所述接收器05用于并行输出和异步复位；
所述发射器06用于并行输入和选通脉冲。
具体来讲，如图2所示为本发明实施例中通信控制器的系统结构示意图，根据LIN协议规范，画出框图，构造模块实现LIN规范的内容。
各种状态和配置寄存器的设置和清除。配置寄存器用作一组可寻址的多位寄存器，其中一些可由微处理器清除和设置，另一些只能由LIN控制器本身设置或清除。
Divider模块为时钟分频器，使用可配置的16位分频因子将系统时钟分频为内部时钟“bitclk_x16”。该除数的MSB位于寄存器CLKDIV1中，LSB位于CLKDIV2中。这个内部时钟然后进一步被16分频，产生一个内部“bitclk”，用于大多数位定时操作。
Maiority Sampler模块为采样器，以当前比特率的16倍采样输入比特流。它输出最后16个采样的大部分。也就是说，如果最后16个采样中至少有8个采样为“1”，则输出为“1”，否则为“0”。这会导致实际输入(RxD)与内部状态机(ser_in)有0.5*BIT_TIME的输入之间的延迟。
core_state_machine模块内部有三个状态机，分别实现主机发送，从机发送和从机接收等状态的变化以及出错机制的处理。它还包含一个用于所有位定时操作的计数器，一个用于检测是否已启动中断的中断检测过程以及一个字节计数器，该字节计数器根据标识符对帧中的预期字节数进行计数。
checksum模块用于计算校验和，该累加校验器保持一个可复位的累加器，一个8位输入，一个“选通”锁存并添加一个新值，以及一个包含校验码的8位输出(校验和的逐位补码)。校验和计算为接收的所有数据字节的运行总和，并将任何进位加回总和的LSB。通过总线传输的校验码是校验和的按位补充，该校验和计算自动识别LIN1.x协议和LIN2.x协议。
Parity Generator模块为奇偶校验发生器，该发生器是一个简单的组合电路，采用6位输入并输出两个奇偶校验位PR0和PR1。奇偶校验生成和验证是LIN错误处理的一部分，可用于用于对主机发送的标识符字段进行简单的完整性检查。
Receiver模块为接收器，被实现为具有并行输出和异步复位的简单移位寄存器。接收器在内部将bitclk_x16信号向下分配给它自己的bitclk，从而与正在接收的位的中心同步。核心状态机通过一个同步复位信号异步复位接收器，该同步复位信号重新同步内部bitclk发生器并开始接收新的字节。如果遇到帧错误(错误的停止位)，接收器将输出错误，并在字节接收完成时输出“Done”信号。
Transmitter模块为发射器模块，实现为一个带有并行输入和选通脉冲的简单移位寄存器，以加载新的输入。当移位寄存器移出所有位时，它发出“Done”信号，如果发送的最后一位与接收到的位不同(表示某种总线故障或瞬时错误)，则输出错误。
基于本发明所提供的通信控制器，可以支持32位主机控制器接口，支持主机和从机功能，进一步也可配置主机或从机的速率，过滤ID和发送，接收和错误中断使能，并且本发明所提供的方案可以支持Verilog语言设计，具有良好的移植性，支持LIN1.x以及LIN2.x协议。
尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改，包括采用特定符号、标记确定顶点等变更方式。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (8)

1.一种通信控制器，其特征在于，所述通信控制器包括：状态机、配置寄存器、时钟分频器、采样器、接收器、发射器、累加校验器、奇偶校验发生器，其中，
所述配置寄存器与状态机以及时钟分频器连接，用于调解各种状态和配置寄存器的设置和消除；
所述时钟分频器与所述状态机以及所述采样器连接，用于配置分频因子，并生成内部时钟；
所述采样器与接收器连接，用于以当前比特率的倍数输入比特流；
所述状态机与所述累加校验器、所述奇偶校验发生器、发射器以及接收器连接，用于控制主机发送、从机发送和从机接收，以及状态的变化和错处机制的处理；
所述累加校验器用于计算校验；
所述奇偶校验发生器用于对输入数据进行校验，并输出两个奇偶校验位；
所述接收器用于并行输出和异步复位；
所述发射器用于并行输入和选通脉冲。
2.如权利要求1所述的通信控制器，其特征在于，所述时钟分频器具体用于使用可配置的16位分频因子将系统时钟分为内部时钟，所述内部时钟被16分频，产生一个内部时钟，用于多数位定时操作。
3.如权利要求1所述的通信控制器，其特征在于，所述采样器具体用于以当前比特率的16倍采样输入比特流，如果最后16个采样中至少有8个采样为1，则输出为1，否则为0。
4.如权利要求1所述的通信控制器，其特征在于，所述状态机包含用于所有位定时操作的计数器，一个用于检测是否已启动中断的的中断检测过程以及一个字节计数器，所述字节计数器根据标识符对帧中的预期字节数进行计数。
5.如权利要求1所述的通信控制器，其特征在于，所述累加校验器保持为一个可复位的累加器，一个8位输入，一个选通锁存并添加一个新值，以及一个包含校验码的8位输出，校验和计算为接收的所有数据字节的运行总和。
6.如权利要求1所述的通信控制器，其特征在于，所述奇偶校验发生器为组合电路，采用6位输入并输出两个奇偶校验位，用于对主机发送的标识符进行完整性检查。
7.如权利要求1所述的通信控制器，其特征在于，所述接收器内部将信号向下分配给时钟，从而与正在接收的位的中心同步，若是接收到错误，接收器将输出错误，并在字节接收完成时输出完成信号。
8.如权利要求1所述的通信控制器，其特征在于，所述发射器用于在寄存器移出所有位时，发出完成信号，如果发送的最后一位与接收到的位不同，则输出错误。
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