CN112087406A - 一种lte粗频偏估计方法和装置 - Google Patents

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Abstract

本发明实施方式提出一种LTE粗频偏估计方法和装置。方法包括：接收同相正交(IQ)数据，对所述IQ数据与本地序列执行相关运算；基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；延迟所述相关运算结果；对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；以主同步信号的长度为单位累加所述相位差；将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。省去传统粗频偏估计方案过程中的数据缓存单元，节省了存储器开销，并加快了粗频偏估计结果的运算速度。

Description

一种LTE粗频偏估计方法和装置
技术领域
本发明属于长期演进技术(Long Term Evolution，LTE)技术领域，特别是涉及一种LTE粗频偏估计方法和装置。
背景技术
正交频分复用(OFDM)是LTE的关键技术。OFDM系统各个子载波之间相互正交，各个子载波的频谱部分重叠，从而可以更大限度的利用频域。与传统单载波通信系统不同，OFDM系统对于时间同步和频率偏移非常敏感，定时不准确时，相邻OFDM符号会进入当前处理的OFDM符号上，从而导致符号间干扰；而频率偏移会引入子载波间干扰，破坏OFDM系统中子载波间的正交性。这两种干扰都会显著降低OFDM系统的性能，因而时间同步和频率同步是OFDM系统实现高性能的关键。
在现有技术中，小区同步及粗频偏估计时采用的方法是：先进行主同步相关，确定半帧(5ms)中的定时位置，再根据确定的定时位置选取主同步信号，并利用主同步信号前后两段相位差来进行粗频偏估计。图1是现有技术中利用现场可编程门阵列(FPGA)实现粗频偏估计的示意图。
然而，这种方法的缺点是：由于在主同步信号搜索之前无法确定LTE帧结构，因此需要将整个5毫秒(ms)数据缓存下来，确定主同步信号位置后再从缓存中取出主同步信号进行粗频偏估计。
比如，当采用16倍降采样时，这种方法需要存储5ms数据，其数据量为(307200/2/16)*32bit＝3.072mbit＝38kByte，这样的缓存量对于嵌入式存储来说消耗是巨大的。如果采用外置存储器，则会显著增加读写时间，从而延长粗频偏估计的处理时延。
发明内容
本发明实施例提出一种LTE粗频偏估计方法和装置。
本发明实施例的技术方案如下：
一种LTE粗频偏估计方法，该方法包括：
接收同相正交(IQ)数据，对所述IQ数据与本地序列执行相关运算；
基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；
延迟所述相关运算结果；
对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；
以主同步信号的长度为单位累加所述相位差；
将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；
基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
在一个实施方式中，所述延迟所述相关运算结果为：将所述相关运算结果延迟所述主同步信号的一半长度。
在一个实施方式中，所述本地序列为PSC本地序列。
在一个实施方式中，该方法还包括：对所述IQ数据执行16倍降采样，其中：
所述N等于32，每个分段的相位差累加结果有300个；或
所述N等于64，每个分段的相位差累加结果有150个。
在一个实施方式中，该方法还包括：对所述IQ数据执行8倍降采样，其中：
所述N等于32，每个分段的相位差累加结果有600个；或
所述N等于64，每个分段的相位差累加结果有300个。
一种LTE粗频偏估计装置，该装置包括：
第一相关运算模块，用于接收IQ数据，对所述IQ数据与本地序列执行相关运算；
峰值确定模块，用于从相关运算结果中确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；
延迟模块，用于延迟所述相关运算结果；
第二相关运算模块，用于对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；
相位累加模块，用于以主同步信号的长度为单位累加所述相位差；
分段选取模块，用于将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；
选择模块，用于基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
在一个实施方式中，所述延迟模块，用于将所述相关运算结果延迟所述主同步信号的一半长度。
在一个实施方式中，所述本地序列为PSC本地序列。
在一个实施方式中，还包括：
降采样模块，用于对所述IQ数据执行16倍降采样；
其中所述N等于32，每个分段的相位差累加结果有300个；或
所述N等于64，每个分段的相位差累加结果有150个。
在一个实施方式中，还包括：
降采样模块，用于对所述IQ数据执行8倍降采样；
其中所述N等于32，每个分段的相位差累加结果有600个；或
所述N等于64，每个分段的相位差累加结果有300个。
从上述技术方案可以看出，本发明实施方式包括：接收IQ数据，对IQ数据与本地序列执行相关运算；基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；延迟相关运算结果；对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；以主同步信号的长度为单位累加相位差；将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；基于绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。可见，本发明实施方式省去传统粗频偏估计方案过程中的数据缓存单元，节省了存储器开销，并加快了粗频偏估计结果的运算速度。
附图说明
图1是现有技术中利用FPGA实现粗频偏估计的示意图。
图2为根据本发明LTE粗频偏估计方法的流程图。
图3为根据本发明利用FPGA实现LTE粗频偏估计的示意图。
图4为根据本发明利用分段选取的示意图。
图5为根据本发明LTE粗频偏估计装置的结构图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
为了描述上的简洁和直观，下文通过描述若干代表性的实施方式来对本发明的方案进行阐述。实施方式中大量的细节仅用于帮助理解本发明的方案。但是很明显，本发明的技术方案实现时可以不局限于这些细节。为了避免不必要地模糊了本发明的方案，一些实施方式没有进行细致地描述，而是仅给出了框架。下文中，“包括”是指“包括但不限于”，“根据……”是指“至少根据……，但不限于仅根据……”。由于汉语的语言习惯，下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。
本发明实施方式提出了一种LTE粗频偏估计技术方案，尤其适用于通过FPGA实现。在本发明实施方式中，在进行主同步信号相关时增加一路延迟电路及一路相关电路，在进行主同步信号相关的同时，并行进行粗频偏估计中相位差的计算，并对计算的结果执行分段筛选存入备选集，等待5ms的半帧数据全部处理完成并确定峰值位置后，从备选集中选取粗频偏估计结果，从而省去了传统粗频偏估计方案过程中的数据缓存单元，节省了存储器开销，并加快了粗频偏估计结果的运算速度。
图2为根据本发明LTE粗频偏估计方法的流程图。
如图2所示，该方法包括：
步骤201：接收IQ数据，对IQ数据与本地序列执行相关运算。
在这里，对IQ数据与本地序列执行相关运算包括：计算IQ数据与本地序列的互相关函数，该互相关函数即为相关运算结果。其中，本地序列优选为主同步码(PSC)本地序列。
步骤202：基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数。
其中，将每半个无线帧(5ms)的IQ数据均匀分为N个分段，并确定在整个5ms内的相关运算结果的峰值(即绝对峰值)，以及在每个分段之内的相关运算结果的峰值(即分段峰值)。
步骤203：延迟相关运算结果。
在这里，优选将相关运算结果延迟主同步信号的一半长度，从而保证对齐PSC序列的前后两段。比如，延迟64Ts(拍)。
步骤204：对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差。
在这里，计算延迟的相关运算结果与未延迟的相关运算结果的互相关函数，基于该互相关函数确定出延迟的相关运算结果与未延迟的相关运算结果之间的相位差。
比如，当对IQ数据执行16倍降采样且N等于32时，由于无线帧长度为307200Ts(即10毫秒(Ms))，则每个分段内的相位差的数量为：307200/2/16/32＝300。
比如，当对IQ数据执行16倍降采样且N等于64时，由于无线帧长度为307200Ts(即10毫秒(Ms))，则每个分段的相位差的数量为：307200/2/16/64＝150个。
步骤205：以主同步信号的长度为单位累加相位差。
在这里，以主同步信号的长度为单位，累加在步骤204中计算出的相位差。具体包括：针对每个分段，以主同步信号的长度为单位，在该段对应的相位差中循环累加，而且累加相位差结果的数目等于该段内的相位差的数目。
比如，假定主同步信号的长度为64，在每段内有300个相位差，分别为：D1、D2、D3…D300。那么，在该段内的累加相位差结果也有300个，分别为T1、T2、T3…T300。其中，T1＝D1+D2+…D64；T2＝D2+D3+…D65；T3＝D3+D4+…D66；T4＝D4+D5+…D67；依此类推，直到T298＝D298+D299+D300+D1+D2…D61；T299＝D299+D300+D1+…D62；T300＝D300+D1+D2+…D63。
比如，当对IQ数据执行16倍降采样且N等于32时，每个分段内的相位差累加结果为：307200/2/16/32＝300个累加结果。
比如，当对IQ数据执行16倍降采样且N等于64时，每个分段的相位差累加结果为：307200/2/16/64＝150个累加结果。
比如，当对IQ数据执行8倍降采样且N等于32时，每个分段内的相位差累加结果为：307200/2/8/32＝600个累加结果。
比如，当对IQ数据执行8倍降采样且N等于64时，每个分段内的相位差累加结果为：307200/2/8/64＝300个累加结果。
步骤206：将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集。
步骤207：基于绝对峰值从备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
图3为根据本发明利用FPGA实现LTE粗频偏估计的示意图。
由图3可见，在进行主同步信号相关时，本发明实施方式相比较现有技术还增加一路延迟电路及一路相关电路。在进行主同步信号相关的同时，并行进行粗频偏估计中相位差的计算，并进行相位累加得到相位累加结果。延迟电路的作用是对齐PSC序列的前后两段。将相位累加计算的结果进行分段筛选存入备选集，若将结果全部存储则与存储全部IQ数据存储量是没有差别的，为了减少备选集的存储量在存入备选集时可以将全部的5ms数据分为N段，只存储每段的峰值所对应的相位累加结果。在峰值确定后从备选集中选取该峰值对应相位累加结果，进行换算后输出粗频偏估计结果。
图4为根据本发明利用分段选取的示意图。
举例，每一段对应有300个累加结果。每个累加结果都是以主同步信号的长度为单位，针对该单位内的相位差的循环累加的结果。
第一段具有300个相位差，分别为：D1、D2、D3…D300。那么，第一段对应有300个累加结果，分别为：第1组的累加结果、第2组的累加结果、第3组的累加结果…直至第300组的累加结果。其中第1组的累加结果为：D1+D2+…+D64；第2组的累加结果为：D2+D3+…+D63；依此类推，第298组的累加结果为D298+D299+D300+D1+D2…+D61；第299组的累加结果为D299+D300+D1+…+D62；第300组的累加结果为D300+D1+D2+…+D63。
第二段具有300个相位差，分别为：K1、K2、K3…K300。那么，第二段对应有300个累加结果，分别为：第1组的累加结果、第2组的累加结果、第3组的累加结果…直至第300组的累加结果。其中第1组的累加结果为：K1+K2+…+K64；第2组的累加结果为：K2+K3+…+K63；依此类推，第298组的累加结果为K298+K299+K300+K1+K2…+K61；第299组的累加结果为K299+K300+K1+…+K62；第300组的累加结果为K300+K1+K2+…K63。
类似地，确定出其它所有段的各个组的累加结果。
基于第一段的分段峰值A，可以发现其对应的相位累加结果为第一段中的第5组累加结果。基于第二段的分段峰值B，可以发现其对应的相位累加结果为第9组累加结果。
因此，将第一段的第5组累加结果作为第一段的相位累加结果存储到备选集中；将第二段的第9组累加结果作为第二段的相位累加结果存储到备选集中。
依此类推，基于各个分段的分段峰值，将全部分段的相位累加结果存储到备选集中。
而且，基于绝对峰值从备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。其中，基于绝对峰值的位置确定出绝对峰值所处的分段，并将在备选集中存储的、该分段的相位累加结果作为选取的相位差累加结果。
比如，当绝对峰值位于第一段的范围时，则从备选集中选择第一段的相位累加结果(即第一段的第5组累加结果)作为估计粗频偏的相位差累加结果。
比如，当绝对峰值位于第二段的范围时，则从备选集中选择第二段的相位累加结果(即第二段的第9组累加结果)作为估计粗频偏的相位差累加结果，等等。
最后，基于所选定的相位差累加结果执行粗频偏估计操作。
基于上述描述，本发明实施方式还实现了LTE粗频偏估计装置。
图5为根据本发明LTE粗频偏估计装置的结构图。
如图5所示，该装置包括：
第一相关运算模块，用于接收IQ数据，对所述IQ数据与本地序列执行相关运算；
峰值确定模块，用于从相关运算结果中确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；
延迟模块，用于延迟所述相关运算结果；
第二相关运算模块，用于对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；
相位累加模块，用于以主同步信号的长度为单位累加所述相位差；
分段选取模块，用于将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；
选择模块，用于基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
在一个实施方式中，所述延迟模块，用于将所述相关运算结果延迟所述主同步信号的一半长度。
在一个实施方式中，所述本地序列为主同步码PSC本地序列。
在一个实施方式中，还包括：
降采样模块，用于对所述IQ数据执行16倍降采样；
其中所述N等于32，每个分段的相位差累加结果有300个；或
所述N等于64，每个分段的相位差累加结果有150个。
在一个实施方式中，还包括：
降采样模块，用于对所述IQ数据执行8倍降采样；
其中所述N等于32，每个分段的相位差累加结果有600个；或
所述N等于64，每个分段的相位差累加结果有300个。
综上所述，本发明实施方式包括：接收同相正交IQ数据，对所述IQ数据与本地序列执行相关运算；基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；延迟所述相关运算结果；对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；以主同步信号的长度为单位累加所述相位差；将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。可见，本发明实施方式省去传统粗频偏估计方案过程中的数据缓存单元，节省了存储器开销，并加快了粗频偏估计结果的运算速度。
需要说明的是，上述各流程和各结构图中不是所有的步骤和模块都是必须的，可以根据实际的需要忽略某些步骤或模块。各步骤的执行顺序不是固定的，可以根据需要进行调整。各模块的划分仅仅是为了便于描述采用的功能上的划分，实际实现时，一个模块可以分由多个模块实现，多个模块的功能也可以由同一个模块实现，这些模块可以位于同一个设备中，也可以位于不同的设备中。
各实施方式中的硬件模块可以以机械方式或电子方式实现。例如，一个硬件模块可以包括专门设计的永久性电路或逻辑器件(如专用处理器，如FPGA或ASIC)用于完成特定的操作。硬件模块也可以包括由软件临时配置的可编程逻辑器件或电路(如包括通用处理器或其它可编程处理器)用于执行特定操作。至于具体采用机械方式，或是采用专用的永久性电路，或是采用临时配置的电路(如由软件进行配置)来实现硬件模块，可以根据成本和时间上的考虑来决定。
本发明还提供了一种机器可读的存储介质，存储用于使一机器执行如本文所述方法的指令。具体地，可以提供配有存储介质的系统或者装置，在该存储介质上存储着实现上述实施例中任一实施方式的功能的软件程序代码，且使该系统或者装置的计算机(或CPU或MPU)读出并执行存储在存储介质中的程序代码。此外，还可以通过基于程序代码的指令使计算机上操作的操作系统等来完成部分或者全部的实际操作。还可以将从存储介质读出的程序代码写到插入计算机内的扩展板中所设置的存储器中或者写到与计算机相连接的扩展单元中设置的存储器中，随后基于程序代码的指令使安装在扩展板或者扩展单元上的CPU等来执行部分和全部实际操作，从而实现上述实施方式中任一实施方式的功能。
用于提供程序代码的存储介质实施方式包括软盘、硬盘、磁光盘、光盘(如CD-ROM、CD-R、CD-RW、DVD-ROM、DVD-RAM、DVD-RW、DVD+RW)、磁带、非易失性存储卡和ROM。可选择地，可以由通信网络从服务器计算机或云上下载程序代码。
以上所述，仅为本发明的较佳实施方式而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种LTE粗频偏估计方法，其特征在于，该方法包括：
接收同相正交IQ数据，对所述IQ数据与本地序列执行相关运算；
基于相关运算结果确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；
延迟所述相关运算结果；
对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；
以主同步信号的长度为单位累加所述相位差；
将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；
基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
2.根据权利要求1所述的LTE粗频偏估计方法，其特征在于，所述延迟所述相关运算结果为：将所述相关运算结果延迟所述主同步信号的一半长度。
3.根据权利要求1所述的LTE粗频偏估计方法，其特征在于，所述本地序列为主同步码PSC本地序列。
4.根据权利要求1所述的LTE粗频偏估计方法，其特征在于，该方法还包括：对所述IQ数据执行16倍降采样，其中：
所述N等于32，每个分段的相位差累加结果有300个；或
所述N等于64，每个分段的相位差累加结果有150个。
5.根据权利要求1所述的LTE粗频偏估计方法，其特征在于，该方法还包括：对所述IQ数据执行8倍降采样，其中：
所述N等于32，每个分段的相位差累加结果有600个；或
所述N等于64，每个分段的相位差累加结果有300个。
6.一种LTE粗频偏估计装置，其特征在于，该装置包括：
第一相关运算模块，用于接收同相正交IQ数据，对所述IQ数据与本地序列执行相关运算；
峰值确定模块，用于从相关运算结果中确定绝对峰值和N个分段峰值，其中N为至少为2的正整数；
延迟模块，用于延迟所述相关运算结果；
第二相关运算模块，用于对延迟的相关运算结果与未延迟的相关运算结果执行相关运算以确定相位差；
相位累加模块，用于以主同步信号的长度为单位累加所述相位差；
分段选取模块，用于将对应于各个分段峰值的相位差累加结果作为各个分段的相位差累加结果分别存入备选集；
选择模块，用于基于所述绝对峰值从所述备选集中选择对应的相位差累加结果，基于选取的相位差累加结果估计粗频偏。
7.根据权利要求6所述的LTE粗频偏估计装置，其特征在于，
所述延迟模块，用于将所述相关运算结果延迟所述主同步信号的一半长度。
8.根据权利要求6所述的LTE粗频偏估计装置，其特征在于，所述本地序列为主同步码PSC本地序列。
9.根据权利要求6所述的LTE粗频偏估计装置，其特征在于，还包括：
降采样模块，用于对所述IQ数据执行16倍降采样；
其中所述N等于32，每个分段的相位差累加结果有300个；或
所述N等于64，每个分段的相位差累加结果有150个。
10.根据权利要求6所述的LTE粗频偏估计装置，其特征在于，还包括：
降采样模块，用于对所述IQ数据执行8倍降采样；
其中所述N等于32，每个分段的相位差累加结果有600个；或
所述N等于64，每个分段的相位差累加结果有300个。
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