CN112083874B - 存储器系统、存储器控制器和操作存储器控制器的方法 - Google Patents

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Abstract

本申请公开一种存储器系统，包括：非易失性存储器组，包括非易失性存储器；以及存储器控制器，被配置成控制非易失性存储器组。存储器控制器可以在目标时间段期间将数据写入非易失性存储器组中的目标存储块池中的存储块，该目标时间段在非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和从主机接收到包括指示主机预期以第一操作模式来执行所请求操作的信息的命令的时间之间，当操作模式为第一操作模式时，防止执行非易失性存储器组的后台操作，并且当操作模式为第二操作模式时，控制非易失性存储器组的后台操作为可执行的。

Description

存储器系统、存储器控制器和操作存储器控制器的方法
相关申请的交叉引用
本申请要求于2019年6月13日向韩国知识产权局提交的申请号为10-2019-0069921的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
技术领域
各个实施例总体涉及存储器系统、存储器控制器以及操作存储器控制器的方法。
背景技术
用作存储装置的存储器系统基于诸如计算机、诸如智能手机或平板电脑的移动终端或各种其它电子装置中的任何一种的主机的请求来存储数据。存储器系统可以是将数据存储在诸如硬盘驱动器(HDD)的磁盘中的类型，或者可以是将数据存储在诸如固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置的非易失性存储器中的类型。
存储器系统可以进一步包括用于控制存储器装置的存储器控制器。存储器控制器可以从主机接收命令，并且可以基于所接收的命令来执行或控制针对存储器系统中的易失性存储器或非易失性存储器读取、写入或擦除数据的操作。
由于各种原因，存储器控制器可以在执行读取、写入或擦除数据的操作的同时执行后台操作(例如，垃圾收集、读取回收或损耗均衡)。在这种情况下，可能引起的问题在于，由于后台操作，增加了执行读取、写入或擦除数据的操作所需的时间，从而增加了存储器控制器处理从主机接收的命令的延迟时间。然而，由于主机不能预测或预期存储器控制器何时将执行后台操作，所以存在主机无法针对这种延迟时间的增加而做准备的问题。
发明内容
各种实施例涉及一种能够防止或最小化在特定时间段期间由主机和存储器控制器确定的状态彼此不一致的问题的存储器系统、存储器控制器以及操作存储器控制器的方法。
此外，各种实施例涉及一种能够使主机能够针对延迟时间增加超过预期的情况而做准备的存储器系统、存储器控制器以及操作存储器控制器的方法。
在一个方面，本公开的实施例可以提供一种存储器系统，包括：非易失性存储器组，包括至少一个非易失性存储器；以及存储器控制器，被配置成控制非易失性存储器组。
存储器控制器可以在目标时间段期间将数据写入非易失性存储器组中的目标存储块池中的存储块，该目标时间段在1)非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和2)从主机接收到包括指示主机预期以第一操作模式来执行所请求操作的信息的命令的时间之间。
当操作模式是第一操作模式时，存储器控制器可以防止执行非易失性存储器组的后台操作，并且当操作模式是第二操作模式时，可以控制非易失性存储器组的后台操作为可执行的。
存储器控制器可以被配置成在除了目标时间段以外的时间期间将数据写入不在目标存储块池中的存储块。
当接收到指示存储器控制器将非易失性存储器的操作模式设置为第一操作模式的操作模式设置命令时，存储器控制器可以将操作模式从第二操作模式改变为第一操作模式。
在目标时间段期间，存储器控制器可以不改变写入属性的值，该写入属性的值指示关于可允许以第一操作模式执行的写入操作的数量的信息。
在另一方面，本公开的实施例可以提供一种存储器控制器，包括：存储器接口，被配置成与包括至少一个非易失性存储器的非易失性存储器组通信；以及控制电路，被配置成控制非易失性存储器组。
控制电路在目标时间段期间将数据写入非易失性存储器组中的目标存储块池中的存储块，该目标时间段在1)非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和2)从主机接收到包括指示主机预期以第一操作模式执行所请求操作的信息的命令的时间之间。
当操作模式为第一操作模式时，控制电路可以防止执行非易失性存储器组的后台操作，并且当操作模式为第二操作模式时，控制电路可以控制非易失性存储器组的后台操作为可执行的。
控制电路可以被配置成在除了目标时间段以外的时间期间将数据写入不在目标存储块池中的存储块。
当接收到指示控制电路将非易失性存储器组的操作模式设置为第一操作模式的操作模式设置命令时，控制电路可以将操作模式从第二操作模式改变为第一操作模式。
在目标时间段期间，控制电路可以不改变写入属性的值，该写入属性的值指示关于可允许以第一操作模式执行的写入操作的数量的信息。
在又一方面，本公开的实施例可以提供一种操作存储器控制器的方法，该存储器控制器适用于控制包括至少一个非易失性存储器的非易失性存储器组。
该操作存储器控制器的方法可以包括将非易失性存储器组的操作模式从第二操作模式改变为第一操作模式。
该操作存储器控制器的方法可以包括从主机接收命令，该命令包括指示主机预期以第一操作模式来执行所请求操作的信息。
该操作存储器控制器的方法可以在目标时间段期间将数据写入非易失性存储器组中的目标存储块池，该目标时间段在1)非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和2)从主机接收到包括指示主机预期以第一操作模式执行的信息的命令的时间之间。
当操作模式为第一操作模式时，可以防止执行非易失性存储器组的后台操作，并且当操作模式为第二操作模式时，可以控制非易失性存储器组的后台操作为可执行的。
在除了目标时间段以外的时间期间，可将数据写入不在目标存储块池中的存储块。
在又一方面，本公开的实施例可以提供一种操作控制器的方法。
该操作控制器的方法可以将存储器装置的操作模式从初始操作模式改变为变更操作模式。
该操作控制器的方法可以同步变更操作模式。
该操作控制器的方法可以控制存储器装置在变更操作模式下对第一存储区域执行前台操作。
当在变更操作模式下前台操作满足设定条件时，该操作控制器的方法可以使操作模式返回至初始操作模式。
虽然该操作控制器的方法可以控制存储器装置在变更操作模式下对第一存储区域执行前台操作，但是在转换间隔期间，该操作控制器的方法可以控制存储器装置对第二存储区域执行写入操作。
转换间隔可以处于改变和同步之间。
在变更操作模式下，防止执行存储器装置的后台操作。
根据本公开的实施例，可以提供一种能够防止在特定时间段期间由主机和存储器控制器确定的状态彼此不一致的问题的存储器系统、存储器控制器以及操作存储器控制器的方法。
此外，根据本公开的实施例，可以提供一种能够使主机能够针对延迟时间增加超过预期的情况而做准备的存储器系统、存储器控制器以及操作存储器控制器的方法。
附图说明
图1是示出根据本公开的实施例的存储器系统的配置的示意图。
图2是示意性地示出根据本公开的实施例的非易失性存储器的示图。
图3是示出根据本公开的实施例的包括在非易失性存储器中的存储块的结构的示图。
图4是示出根据本公开的实施例的非易失性存储器组的字线和位线的结构的示图。
图5是帮助说明根据本公开的实施例的非易失性存储器组的操作模式的示图。
图6是帮助说明根据本公开的实施例的基于非易失性存储器组的操作模式的操作的流程图。
图7和图8是帮助说明根据本公开的实施例的将数据写入非易失性存储器组的操作的示图。
图9是帮助说明根据本公开的实施例的何时改变非易失性存储器组的操作模式的示例的示图。
图10是帮助说明根据本公开的实施例的改变非易失性存储器组的写入属性的值的操作的示图。
图11是帮助说明根据本公开的另一实施例的改变非易失性存储器组的写入属性的值的操作的示图。
图12和13是帮助说明根据本公开的实施例的存储器控制器将事件信息传送到主机的示图。
图14是帮助说明根据本公开的实施例的存储器控制器执行后台操作的操作示图。
图15是帮助说明根据本公开的另一个实施例的存储器控制器执行后台操作的操作的示图。
图16是帮助说明根据本公开的实施例的用于操作存储器控制器的方法的流程图。
图17是示意性地示出根据本公开的实施例的计算系统的框图。
具体实施方式
下面参照附图详细描述本公开的各种实施例。在整个说明书中，对“实施例”、“另一个实施例”等的引用不一定仅针对一个实施例，并且对这种短语的不同引用不一定针对相同的实施例。
图1是示出根据本公开的实施例的存储器系统的配置的示意图。
参照图1，存储器系统100可以包括非易失性存储器组110和控制非易失性存储器组110的存储器控制器120。
非易失性存储器组110可以包括一个或多个非易失性存储器NVM，每个非易失性存储器NVM可以包括多个存储块。非易失性存储器组110可以响应于存储器控制器120的控制而操作。
非易失性存储器组110的操作可以包括例如读取操作、编程操作(也称为写入操作)和擦除操作。
包括在非易失性存储器组110中的每个非易失性存储器NVM可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元(也简称为“单元”)。这样的存储器单元阵列可以设置在存储块中。
例如，非易失性存储器NVM可以被实现为诸如NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)和/或铁电随机存取存储器(FRAM)的各种类型中的任何一种。
非易失性存储器NVM可以以三维阵列结构实现。本公开的实施例不仅可以应用于电荷存储层由导电浮栅配置的闪速存储器装置，而且可以应用于电荷存储层由介电层配置的电荷撷取闪存(CTF)。
非易失性存储器组110可以被配置为从存储器控制器120接收命令、地址等，并且访问由地址选择的存储器单元阵列中的区域。换句话说，非易失性存储器组110可以对由地址选择的区域执行与命令对应的操作。
例如，非易失性存储器组110可以执行编程操作、读取操作和擦除操作。在编程操作中，非易失性存储器组110可以将数据编程在由地址选择的区域中。在读取操作中，非易失性存储器组110可以从由地址选择的区域读取数据。在擦除操作中，非易失性存储器组110可以擦除存储在由地址选择的区域中的数据。
存储器控制器120可以控制针对非易失性存储器组110的写入(编程)、读取、擦除和后台操作。例如，后台操作可以包括垃圾收集(GC)操作、损耗均衡(WL)操作、坏块管理(BBM)操作等之中的至少一种。
存储器控制器120可以根据主机的请求控制非易失性存储器组110的操作。可选地，即使在没有主机的请求的情况下，存储器控制器120也可以控制非易失性存储器组110的操作。
存储器控制器120和主机可以是单独的组件。可选地，存储器控制器120和主机可以被集成到单个装置中。通过示例的方式，在存储器控制器120和主机是单独的组件的情况下给出以下描述。
参照图1，存储器控制器120可以包括存储器接口122、控制电路123、并且还可以包括主机接口121。
主机接口121提供用于与主机通信的接口。
当从主机接收命令时，控制电路123可以通过主机接口121接收命令，然后可以执行处理所接收的命令的操作。
存储器接口122与非易失性存储器组110联接，从而提供用于与非易失性存储器组110通信的接口。也就是说，存储器接口122可以被配置成响应于控制电路123的控制而提供非易失性存储器组110与存储器控制器120之间的接口。
控制电路123可以执行存储器控制器120的一般控制操作，从而控制非易失性存储器组110的操作。为此，例如，控制电路123可以包括处理器124和工作存储器125中的至少一个，并且根据情况还可以包括错误检测和校正电路(ECC电路)126。
处理器124可以控制存储器控制器120的一般操作，并且可以执行逻辑计算。处理器124可以通过主机接口121与主机通信，并且可以通过存储器接口122与非易失性存储器组110通信。
处理器124可以执行闪存转换层(FTL)的功能。处理器124可以通过闪存转换层(FTL)将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可以接收逻辑块地址(LBA)，并且通过使用映射表来将所接收的逻辑块地址(LBA)转换为物理块地址(PBA)。
根据映射单元，存在闪存转换层的各种地址映射方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器124被配置成随机化从主机接收的数据。例如，处理器124可以通过使用随机化种子来将从主机接收的数据随机化。将待存储的经随机化数据提供到非易失性存储器组110，并且编程到存储器单元阵列。
处理器124被配置成在读取操作中将从非易失性存储器组110接收的数据去随机化。例如，处理器124可以通过使用去随机化种子，将从非易失性存储器组110接收的数据去随机化。去随机化的数据可以输出到主机。
处理器124可以通过运行固件来控制存储器控制器120的操作。换句话说，为了控制存储器控制器120的一般操作并且执行逻辑计算，处理器124可以运行(驱动)在启动时被加载到工作存储器125的固件。
作为待在存储器系统100中运行的程序的固件可以包括各种功能层。
例如，固件可以包括闪存转换层(FTL)、主机接口层(HIL)和闪存接口层(FIL)之中的至少一个，闪存转换层(FTL)执行从主机向存储器系统100请求的逻辑地址与非易失性存储器组110的物理地址之间的转换功能，主机接口层(HIL)用于分析从主机向作为存储装置的存储器系统100请求的命令，并且将该命令传输至闪存转换层(FTL)，并且闪存接口层(FIL)将从闪存转换层(FTL)指示的命令传输到非易失性存储器组110。
例如，可以将这种固件存储在非易失性存储器组110中，然后加载到工作存储器125。
工作存储器125可以存储固件、程序代码、命令和数据以驱动存储器控制器120。例如，作为易失性存储器的工作存储器125可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)之中的至少一个。
错误检测和校正电路126可以被配置成通过使用错误校正码来检测目标数据中的错误位并校正检测到的错误位。此处，目标数据可以例如是存储在工作存储器125中的数据、从非易失性存储器组110读取的数据等。
错误检测和校正电路126可以实现为通过使用错误校正码来解码数据。错误检测和校正电路126可以由各种代码解码器中的任何一种实现。例如，可以使用执行非系统代码解码的解码器或执行系统代码解码的解码器。
例如，错误检测和校正电路126可以以扇区为单位检测每个读取数据的错误位。即，每个读取数据可以由多个扇区组成。扇区可以表示小于作为闪速存储器的读取单位的页面的数据单位。构成每个读取数据的扇区可以通过地址的介质而彼此匹配。
错误检测和校正电路126可以计算位错误率(BER)，并且可以以扇区为单位来确定错误是否可校正。例如，在位错误率(BER)高于参考值的情况下，错误检测和校正电路126可以将对应的扇区确定为不可校正或失败。另一方面，在位错误率(BER)低于参考值的情况下，错误检测和校正电路126可以确定对应的扇区是可校正的或通过。
错误检测和校正电路126可以对所有的读取数据顺序地执行错误检测和校正操作。在读取数据中包括的扇区可校正的情况下，错误检测和校正电路126可以针对相应的扇区，省略针对下一读取数据的错误检测和校正操作。如果以这种方式结束了对所有读取数据的错误检测和校正操作，则错误检测和校正电路126可以检测最后被确定为不可校正的扇区。可能存在一个或多个被确定为不可校正的扇区。错误检测和校正电路126可以将关于被确定为不可校正的扇区的信息(例如，地址信息)传输到处理器124。
总线127可以被配置成在存储器控制器120的组件121、122、124、125和126之间提供通道。例如，总线127可以包括用于传输各种控制信号、命令等的控制总线和用于传输各种数据的数据总线。
存储器控制器120的上述组件121、122、124、125和126是示例。可以省略这些组件中的一个或多个，并且/或者可以将这些组件中的两个或更多个集成为一个组件。当然，存储器控制器120可以包括一个或多个附加组件。
下面参照图2更详细地描述包括在非易失性存储器组110中的非易失性存储器。
图2是示意性地示出根据本公开的实施例的非易失性存储器的示图。
参照图2，非易失性存储器可以包括存储器单元阵列210、地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250。
存储器单元阵列210可以包括多个存储块BLK1至BLKz(z是2或更大的自然数)。
在多个存储块BLK1至BLKz中，多条字线WL和多条位线BL可以以相交的模式设置，并且多个存储器单元(MC)可以布置在相交处。
多个存储块BLK1至BLKz可以通过多条字线WL与地址解码器220联接。多个存储块BLK1至BLKz可以通过多条位线BL与读取和写入电路230联接。
多个存储块BLK1至BLKz中的每个可以包括多个存储器单元。例如，多个存储器单元可以是具有垂直沟道结构的非易失性存储器单元。
存储器单元阵列210可以被配置成二维结构或三维结构。
存储器单元阵列210中包括的多个存储器单元中的每个可以存储至少1位数据。例如，存储器单元阵列210中的多个存储器单元中的每个可以是存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)、或存储4位数据的四层单元(QLC)。在另一个实施例中，存储器单元阵列210可以包括每个存储器单元存储5位或更多位数据的多个存储器单元。
参照图2，地址解码器220、读取和写入电路230、控制逻辑240和电压生成电路250可以协同操作为驱动存储器单元阵列210的外围电路。
地址解码器220可以通过多条字线WL联接到存储器单元阵列210。
地址解码器220可以被配置成响应于控制逻辑240的控制而操作。
地址解码器220可以通过非易失性存储器中的输入/输出缓冲器接收地址。地址解码器220可以被配置成解码所接收的地址中的块地址。地址解码器220可以根据所解码的块地址选择至少一个存储块。
地址解码器220可以从电压生成电路250接收读取电压Vread和通过电压Vpass。
地址解码器220可在读取操作期间在读取电压施加操作中，将读取电压Vread施加至所选择存储块中的所选择字线WL，并且可将通过电压Vpass施加至剩余的未选择字线WL。
地址解码器220可以在编程验证操作中将在电压生成电路250中生成的验证电压施加到所选择存储块中的所选择字线WL，并且可以将通过电压Vpass施加至剩余的未选择字线WL。
地址解码器220可以被配置成解码所接收地址中的列地址。地址解码器220可以将经解码的列地址传送到读取和写入电路230。
非易失性存储器的读取操作和编程操作可以以页面为单位执行。在请求读取操作或编程操作时接收的地址可以包括块地址、行地址和列地址之中的至少一个。
地址解码器220可以根据块地址和行地址选择一个存储块和一条字线。列地址可以由地址解码器220解码并且提供到读取和写入电路230。
地址解码器220可以包括块解码器、行解码器、列解码器和地址缓冲器之中的至少一个。
读取和写入电路230可以包括多个页面缓冲器PB。读取和写入电路230可以在存储器单元阵列210的读取操作中用作读取电路，并且可以在存储器单元阵列210的写入操作中用作写入电路。
上述的读取和写入电路230也可以被称为页面缓冲器电路或数据寄存器电路，其包括多个页面缓冲器PB。读取和写入电路230可以包括执行数据处理功能的数据缓冲器，并且根据情况可以进一步包括执行高速缓存功能的高速缓存缓冲器。
多个页面缓冲器PB可以通过多条位线BL联接到存储器单元阵列210。多个页面缓冲器PB可以在读取操作和编程验证操作中连续地向与存储器单元联接的位线BL供应感测电流以感测存储器单元的阈值电压(Vth)，并且可以通过感测节点感测电流量根据相应存储器单元的编程状态而发生变化，来锁存感测数据。
读取和写入电路230可以响应于从控制逻辑240输出的页面缓冲器控制信号而操作。
在读取操作中，读取和写入电路230通过感测存储器单元的数据而临时存储读取数据，然后将数据DATA输出到非易失性存储器的输入/输出缓冲器。在实施例中，除了页面缓冲器PB或页面寄存器之外，读取和写入电路230还可以包括列选择电路。
控制逻辑240可以与地址解码器220、读取和写入电路230以及电压生成电路250联接。控制逻辑240可以通过非易失性存储器的输入/输出缓冲器接收命令CMD和控制信号CTRL。
控制逻辑240可以被配置成响应于控制信号CTRL来控制非易失性存储器的一般操作。控制逻辑240可以输出用于调整多个页面缓冲器PB的感测节点的预充电电位电平的控制信号。
控制逻辑240可以控制读取和写入电路230以执行存储器单元阵列210的读取操作。电压生成电路250可以响应于从控制逻辑240输出的电压生成电路控制信号，生成在读取操作中使用的读取电压Vread和通过电压Vpass。
图3是示出根据本公开的实施例的非易失性存储器中的存储块的结构的示意图。
参照图3，例如，非易失性存储器中的存储块BLK可以被配置成分别沿不同方向设置的多个页面PG和多个串STR，使得页面和串相交。
多个页面PG对应于多条字线WL，多个串STR对应于多条位线BL。
在存储块BLK中，多条字线WL和多条位线BL可以被设置为彼此相交。例如，多条字线WL中的每条可以沿行方向设置，并且多条位线BL中的每条可以沿列方向设置。对于另一个示例，多条字线WL中的每条可以沿列方向设置，并且多条位线BL中的每条可以沿行方向设置。
当多条字线WL和多条位线BL彼此相交时，可以在这些相交处限定多个存储器单元MC。晶体管TR可以设置在每个存储器单元MC中。
例如，设置在每个存储器单元MC中的晶体管TR可以包括漏极、源极和栅极。晶体管TR的漏极(或源极)可以直接地或经由另一个晶体管TR与对应的位线BL联接。晶体管TR的源极(或漏极)可以直接地或经由另一个晶体管TR与源极线(可以是地)联接。晶体管TR的栅极可以包括被电介质包围的浮置栅极FG和从字线WL向其施加栅极电压的控制栅极CG。
在多个存储块BLK1至BLKz的每个中，可以将第一选择线(也称为源极选择线或漏极选择线)附加地设置在更邻近读取和写入电路230的第一最外侧字线的外部，并且可以将第二选择线(也称为漏极选择线或源极选择线)附加地设置在第二最外侧字线的外部。
根据情况，可以在第一最外侧字线和第一选择线之间附加地设置至少一条虚设字线。也可以在第二最外侧字线和第二选择线之间附加地设置至少一条虚设字线。
当非易失性存储器组110具有图3所示的存储块结构时，可以以页面为单位执行读取操作和编程操作(写入操作)，并且可以以存储块为单位执行擦除操作。
图4是示出根据本公开的实施例的非易失性存储器组110的字线WL和位线BL的结构的示图。
参照图4，在非易失性存储器组110中，存在存储器单元MC聚集的核心区域以及与除了该核心区域之外的其余区域相对应并且支持存储器单元阵列210的操作的辅助区域。
核心区域可以由页面PG和串STR配置。在这样的核心区域中，多条字线WL1至WL9和多条位线BL被设置为与彼此相交。
多条字线WL1至WL9可以与行解码器410联接，并且多条位线BL可以与列解码器420联接。与读取和写入电路230相对应的数据寄存器430可以设置在多条位线BL和列解码器420之间。
多条字线WL1至WL9对应于多个页面PG。
例如，如图4所示，多条字线WL1至WL9中的每条字线可以对应于一个页面PG。可选地，在多条字线WL1至WL9中的每条的尺寸较大的情况下，多条字线WL1至WL9中的每条可以对应于至少两个(例如，两个或四个)页面PG。页面PG是执行编程操作和读取操作的最小单位。在编程操作和读取操作中，相同页面PG中的所有存储器单元MC可以同时执行相应的操作。
多条位线BL可以与列解码器420联接，同时被识别为奇数编号的位线BL和偶数编号的位线BL。
为了访问存储器单元MC，首先，可以经由输入/输出端子通过行解码器410和列解码器420将地址输入到核心区域中，并且可以指定目标存储器单元。指定目标存储器单元表示访问位于与行解码器410联接的字线WL1至WL9和与列解码器420联接的位线BL彼此相交的位置处的存储器单元MC，以将数据编程至存储器单元MC或从存储器单元MC中读出经编程的数据。
第一方向(例如，如图4所示的水平方向)上的页面PG由被称为字线WL的公共线捆束(联接)，并且第二方向(例如，如图4所示的竖直方向)上的串STR由被称为位线BL的公共线捆束(联接)。捆束在一起表示相应的存储器单元MC通过相同的材料而在结构上彼此联接，并且当向存储器单元MC施加电压时，也同时向存储器单元MC施加相同的电压。当然，由于串联联接并且位于中间位置或最后位置的存储器单元MC受到先前存储器单元MC中的电压降的影响，所以施加到第一存储器单元MC和最后存储器单元MC的电压可能彼此略有不同。
由于在非易失性存储器组110的所有数据处理操作中，经由数据寄存器430来编程和读取数据，因此数据寄存器430起到关键作用。如果数据寄存器430的数据处理被延迟，则所有其它区域需要等待，直到数据寄存器430完成数据处理。另外，如果数据寄存器430的性能下降，则非易失性存储器组110的整体性能可能下降。
参照图4的示图，在一个串STR中，可以存在与多条字线WL1至WL9联接的多个晶体管TR1至TR9。存在多个晶体管TR1至TR9的区域对应于存储器单元MC。多个晶体管TR1至TR9中的每个包括如上所述的控制栅极CG和浮置栅极FG。
多条字线WL1至WL9包括两条最外侧字线WL1和WL9。第一选择线DSL可以附加地设置在就信号路径而言更邻近数据寄存器430的第一最外侧字线WL1的外部，并且第二选择线SSL可以附加地设置在第二最外侧字线WL9的外部。
由第一选择线DSL进行导通-关断控制的第一选择晶体管D-TR仅具有与第一选择线DSL联接的栅极，并且不包括浮置栅极FG。由第二选择线SSL进行导通-关断控制的第二选择晶体管S-TR仅具有与第二选择线SSL联接的栅极，并且不包括浮置栅极FG。
第一选择晶体管D-TR用作导通或关断相应串STR和数据寄存器430之间的联接的开关。第二选择晶体管S-TR用作导通或关断相应串STR和源极线SL之间的联接的开关。也就是说，第一选择晶体管D-TR和第二选择晶体管S-TR分别位于相应串STR的相对端，并且用作联接信号和断开信号的关守(gatekeepers)。
在编程操作中，由于必须将电子填充在待被编程的位线BL的目标存储器单元MC中，因此存储器系统100通过向第一选择晶体管D-TR的栅电极施加导通电压Vcc来导通第一选择晶体管D-TR，并且通过向第二选择晶体管S-TR的栅电极施加关断电压(例如，0V)来关断第二选择晶体管S-TR。导通电压和关断电压中的每个可以是预先确定的。
在读取操作或验证操作中，存储器系统100导通第一选择晶体管D-TR和第二选择晶体管S-TR两者。因此，由于可以通过相应的串STR将电流释放到对应于地的源极线SL，所以可以测量位线BL的电压电平。然而，在读取操作中，第一选择晶体管D-TR和第二选择晶体管S-TR的导通-关断定时之间可能存在时间差。
在擦除操作中，存储器系统100可以通过源极线SL向衬底供应设置电压(例如，+20V)。在擦除操作中，存储器系统100使第一选择晶体管D-TR和第二选择晶体管S-TR两者浮置，从而提供无穷大电阻。因此，存储器系统100被构造成使得第一选择晶体管D-TR和第二选择晶体管S-TR不起作用，并且电子可以由于仅在浮置栅极FG和衬底之间的电势差而工作。
图5是帮助说明根据本公开的实施例的非易失性存储器组110的操作模式的示意图。
参照图5，非易失性存储器组110的操作模式OP_MODE可以是第一操作模式OP_MODE_1或第二操作模式OP_MODE_2。
存储器控制器120可以将非易失性存储器组110的操作模式OP_MODE确定为第一操作模式OP_MODE_1或第二操作模式OP_MODE_2。
存储器控制器120可以以各种方式管理操作模式OP_MODE。例如，存储器控制器120可以将操作模式OP_MODE管理为标志值，并且作为另一个示例，存储器控制器120可以将操作模式OP_MODE管理为状态窗口。
随着时间流逝，非易失性存储器组110的操作模式OP_MODE可以从第一操作模式OP_MODE_1改变至第二操作模式OP_MODE_2，反之亦然。
在这方面，从第一操作模式OP_MODE_1到第二操作模式OP_MODE_2的改变可以手动执行，或者可以当满足设定条件时自动执行。另一方面，从第二操作模式OP_MODE_2到第一操作模式OP_MODE_1的改变可以手动执行，并且不可以自动执行。
第一操作模式OP_MODE_1和第二操作模式OP_MODE_2之间的差异如下。
在第一操作模式OP_MODE_1中，存储器控制器120可以控制不执行非易失性存储器组110的后台操作BG_OP。后台操作BG_OP可以例如是垃圾收集(GC)、读取回收(RR)、损耗均衡(WL)等。
在这种情况下，在存储器控制器120处理从主机接收的命令(例如，读取命令/写入命令)的过程中，不会发生由于执行后台操作而原本将发生的延迟。因此，由于存储器控制器120可以在预先计算的预期时间内处理从主机接收的命令，因此存储器控制器120可以向主机提供较高的服务质量(QoS)。此外，主机还可以预知到将在预先计算的预期时间内处理传送到存储器控制器120的命令。
另一方面，在第二操作模式OP_MODE_2中，存储器控制器120可以将非易失性存储器组110的后台操作BG_OP控制为可执行的。
在这种情况下，在存储器控制器120处理从主机接收到的命令(例如，读取命令/写入命令)的过程中，可能发生由于执行后台操作BG_OP而引起的延迟。因此，存储器控制器120处理从主机接收的命令的时间可能超过预先计算的预期时间。
此外，在当前操作模式OP_MODE是第二操作模式OP_MODE_2的情况下，主机还可以预期到存储器控制器120可以执行后台操作并且确定存在处理传送到存储器控制器120的命令的时间可能超过预先计算的预期处理时间的可能性。因此，主机可以针对由于后台操作而增加的延迟做准备。
也就是说，存储器控制器120可以将操作模式OP_MODE改变为第一操作模式OP_MODE_1或第二操作模式OP_MODE_2，并且可以仅当操作模式OP_MODE是第二操作模式OP_MODE_2时控制执行后台操作。这与常规存储器控制器的操作不同，常规存储器控制器在空闲状态下执行后台操作时，当从主机接收到读取或写入命令时中断后台操作，并且当处理了所接收的命令之后再次进入空闲状态时，恢复后台操作。
当存储器控制器120以第二操作模式OP_MODE_2执行后台操作时，可以以各种方式确定作为后台操作的目标的牺牲存储块。
作为示例，假设应该对累积读取数量(读取计数)等于或大于为100的阈值读取计数值的存储块执行读取回收操作。在这种情况下，虽然存储器控制器120可以仅选择读取计数等于或大于为100的阈值读取计数值的存储块作为牺牲存储块，但是存储器控制器120也可以选择读取计数与阈值读取计数值相差设定值或更小的存储块作为牺牲存储块。例如，存储器控制器120可以选择读取计数为例如90(比100小10)的存储块作为牺牲存储块。
作为另一个示例，假设如果能够被写入数据的空闲存储块的数量小于20，则应该执行垃圾收集，直到空闲存储块的数量变得等于或大于20。
在这种情况下，虽然存储器控制器120可以通过选择牺牲存储块执行垃圾收集，直到空闲存储块的数量变为20，但是存储器控制器120可以通过选择牺牲存储块执行垃圾收集，直到空闲存储块的数量变为例如25(比最小数量20多5)。
像这样选择比后台操作立刻需要的更多的存储块作为牺牲存储块的原因在于，为了增加在后台操作完成之后非易失性存储器组110以第一操作模式OP_MODE_1进行操作的时间。这是因为，由于在后台操作中选择了许多牺牲存储块，所以增加了在当前后台操作完成之后直到再次需要后台操作的时间。
参照图6的流程图描述上述的操作模式的改变。
图6是帮助说明根据本公开的实施例的基于非易失性存储器组的操作模式的操作的流程图。
参照图6，首先，存储器控制器120可以检查当前操作模式(S610)。
存储器控制器120确定操作模式OP_MODE是否为第一操作模式OP_MODE_1(S620)。
如果当前操作模式OP_MODE是第一操作模式OP_MODE_1(S620-是)，则存储器控制器120不执行后台操作(S630)。
另一方面，在当前操作模式OP_MODE不是第一操作模式OP_MODE_1的情况下(S620-否)，即当前操作模式OP_MODE是第二操作模式OP_MODE_2，则存储器控制器120可以执行后台操作(S640)。
在步骤S640之后，存储器控制器120确定是否可以将操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1(S650)。
如果确定操作模式OP_MODE可以被改变为第一操作模式OP_MODE_1(S650-是)，则存储器控制器120可以停止当前正在执行的后台操作(S660)。另一方面，如果确定操作模式OP_MODE不能改变为第一操作模式OP_MODE_1(S650-否)，则存储器控制器120可以再次执行步骤S640，直到非易失性存储器组110处于可以将操作模式OP_MODE改变为第一操作模式OP_MODE_1的状态。
当如上所述，改变了非易失性存储器组110的操作模式OP_MODE时，将数据写入到非易失性存储器组110的操作也可以改变。
基于待被写入数据的存储块的位置，来描述将数据写入非易失性存储器组110的详细操作。
图7和图8是帮助说明根据本公开的实施例的将数据写入非易失性存储器组的操作的示例的示图。
当存储器控制器120基于从主机接收的写入命令或后台操作(例如，垃圾收集/损耗均衡)而写入数据时，存储器控制器120可以将数据写入到包括在非易失性存储器组110中的存储块。由于非易失性存储器组110可以包括一个或多个非易失性存储器NVM，并且每个非易失性存储器NVM可以包括多个存储块，所以非易失性存储器组110可以包括多个存储块。
在本公开的实施例中，存储器控制器120可以设置目标时间段TP，该目标时间段TP由1)非易失性存储器组110的操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1的时间T1和2)从主机接收到包括指示主机预期以第一操作模式OP_MODE_1来执行所请求操作的信息的命令的时间T2限定。
目标时间段TP表示从存储器控制器120将非易失性存储器组110的操作模式OP_MODE改变为第一操作模式OP_MODE_1时到存储器系统100变为实际准备好以第一操作模式OP_MODE_1服务命令(例如，写入命令/读取命令)时的时间间隔。包括指示主机预期以第一操作模式OP_MODE_1执行所请求操作的信息的命令可以是建立了主机和存储器系统100之间的第一操作模式的同步且因此主机已准备好进入第一操作模式OP_MODE_1的通知。目标时间段TP可以是完成主机和存储器系统100之间的第一操作模式OP_MODE_1的同步的时间。
可以在设置的最大目标时间段内的范围中确定目标时间段TP。
主机可以请求设置最大目标时间段的值。存储器控制器120可以确定由主机请求设置的最大目标时间段的值是否有效，并且可以向主机响应确定结果。
最大目标时间段的值可以在第一操作模式OP_MODE_1中被更新。在主机请求设置最大目标时间段的值的情况下，在第二操作模式OP_MODE_2中，当随后将操作模式OP_MODE再次改变为第一操作模式OP_MODE_1时，存储器控制器120可以根据主机的请求更新最大目标时间段的值。
在目标时间段TP期间，由于存储器控制器120已经将操作模式OP_MODE改变为第一操作模式OP_MODE_1，所以存储器控制器120可以确定以第一操作模式OP_MODE_1来执行写入数据的操作。然而，由于主机尚未向存储器控制器120提供待以第一操作模式OP_MODE_1执行的命令，因此主机不能预期将以第一操作模式OP_MODE_1来执行写入数据的操作。
换句话说，在目标时间段TP期间，主机和存储器控制器120可能不同地确定待执行写入数据的操作的操作模式OP_MODE。
因此，存储器控制器120可以使用各种方法来防止由于主机和存储器控制器120之间的操作模式OP_MODE的确定的差异而可能发生的问题。
例如，存储器控制器120可以控制在上述的目标时间段TP期间不执行写入数据的操作。在这种情况下，不会发生由于主机与存储器控制器120之间的操作模式OP_MODE的确定的差异而导致的原本可能发生的问题。然而，在这种方法中，由于存储器控制器120在目标时间段TP期间可以写入数据但没有写入数据，因此可能导致数据写入性能的损失。
对于另一个示例，存储器控制器120可以控制在目标时间段TP期间，仅在非易失性存储器组110的特定区域(即，下面描述的目标存储块池TGT_MB_POOL)中执行写入数据的操作。该方案允许在目标时间段TP期间执行写入数据的操作，同时防止在目标时间段TP期间写入的数据对操作模式OP_MODE的确定产生影响。根据该方案，由于存储器控制器120甚至在目标时间段TP期间也写入数据，因此可以防止或至少最小化数据写入性能的下降。
详细地，在目标时间段TP期间，存储器控制器120可以将数据写入到包括在非易失性存储器组110中的目标存储块池TGT_MB_POOL中包括的存储块。
目标存储块池TGT_MB_POOL可以包括至少一个存储块。
例如，在图7中，存储器控制器120可以在目标时间段TP期间，将数据写入到目标存储块池TGT_MB_POOL中的四个存储块之中的存储块①和②。
另一方面，在除了目标时间段TP之外的时间期间，存储器控制器120可以将数据写入到不在目标存储块池TGT_MB_POOL中的存储块。
例如，在图8中，在进入目标时间段TP之前，即在时间T1之前，存储器控制器120可以将数据写入到非易失性存储器组110中的存储块之中的、未包括在目标存储块池TGT_MB_POOL中的存储块①和②。
在下文中，在目标时间段TP期间，存储器控制器120可以将数据写入到目标存储块池TGT_MB_POOL中的存储块③和④。
之后，在目标时间段TP之后的时间，即在时间T2之后，存储器控制器120可以将数据写入到未包括在目标存储块池TGT_MB_POOL中的存储块⑤和⑥。
因此，存储器控制器120可根据相应数据所写入的存储块是否在目标存储块池TGT_MB_POOL中，来确定是否在目标时间段TP期间写入了数据。
如上所述，从第二操作模式OP_MODE_2到第一操作模式OP_MODE_1的改变可以手动执行，但不可以自动执行。在下文中，参照图9描述在时间T1将非易失性存储器组110的操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1的示例。
图9是帮助说明根据本公开的实施例的在特定时间改变非易失性存储器组的操作模式的示例的示图。
当存储器控制器120从主机接收到指示存储器控制器120将非易失性存储器组110的操作模式OP_MODE设置为第一操作模式OP_MODE_1的操作模式设置命令时，存储器控制器120可以将操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1。
在下文中，描述了存储器控制器120在目标时间段TP期间将数据写入到目标存储块池TGT_MB_POOL的原因。
为了检测何时将操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1，存储器控制器120可以计算写入属性WRITE_ATTR的值，其中写入属性WRITE_ATTR的值指示允许以第一操作模式OP_MODE_1执行的写入操作的计数。
可以以各种方式确定写入属性WRITE_ATTR的值。例如，可以基于非易失性存储器组110中的存储块之中的、能够存储数据的空闲存储块的数量来确定写入属性WRITE_ATTR的值。
主机可以通过使用由存储器控制器120计算的写入属性WRITE_ATTR的值，来预期将来有多少数据可以以第一操作模式OP_MODE_1写入。例如，如果当前写入属性WRITE_ATTR的值为4，则主机可以预期到当将来进一步写入与四个存储块的大小相对应的数据时，存储器控制器120将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2。
每当以第一操作模式OP_MODE_1执行写入操作时，可以更新写入属性WRITE_ATTR的值，并且存储器控制器120可以基于写入属性WRITE_ATTR的更新值来将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2。
例如，如果写入属性WRITE_ATTR的值等于或小于设置阈值写入属性值，空闲存储块的数量被认为是不足的，因此存储器控制器120可以将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2，使得可以执行垃圾收集(即，后台操作)。
如上所述，由于在目标时间段TP期间，可能存在主机和存储器控制器120可能不同地确定执行写入数据的操作的操作模式OP_MODE的可能性，因此存在由主机确定的写入属性WRITE_ATTR的值和由存储器控制器120确定的写入属性WRITE_ATTR的值可能彼此不同的可能性。
图10是帮助说明根据本公开的实施例的改变非易失性存储器组的写入属性的值的操作的示例的示图。
在图10中，假设在非易失性存储器组110中存在四个空闲存储块①、②、③和④，并且写入属性WRITE_ATTR的值表示空闲存储块的数量。
首先，如果存储器控制器120从主机接收指示存储器控制器120将非易失性存储器组110的操作模式OP_MODE设置为第一操作模式OP_MODE_1的操作模式设置命令，则在时间点T1将操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1。
为了确定关于可以以第一操作模式OP_MODE_1执行的写入操作的数量的信息，主机可以向存储器控制器120请求写入属性WRITE_ATTR的值。如果从主机接收到相应的请求，则存储器控制器120可以将写入属性WRITE_ATTR的值计算为4，其中4是当前在非易失性存储器组110中的空闲存储块的数量，并且可以向主机提供写入属性WRITE_ATTR作为响应。
可能存在如下情况：在时间T1和时间T2之间的目标时间段TP期间，将数据写入到非易失性存储器组110中，其中在时间T2，存储器控制器120从主机接收包括指示主机预期以第一操作模式OP_MODE_1来执行所请求操作的信息的命令。
作为示例，可以在目标时间段TP期间执行由主机在目标时间段TP之前传送的写入命令。作为另一示例，可以在目标时间段TP期间服务不包括指示主机预期以第一操作模式OP_MODE_1来执行所请求操作的信息的写入命令。
这样，假设在目标时间段TP期间将数据写入非易失性存储器组110中的空闲存储块③和④中。
由于目标时间段TP期间的操作模式OP_MODE是第一操作模式OP_MODE_1，因此在时间T2的写入属性WRITE_ATTR的值为2，其中2是剩余的空闲存储块的数量。即使这样，主机仍然将写入属性WRITE_ATTR的值确定为4，其中4是从存储器控制器120接收的值。因此，在这种情况下，可能发生以下问题：由于写入属性WRITE_ATTR的差异，在时间T2之后将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2的时间快于主机预期的时间。
因此，为了防止这种问题发生，在目标时间段TP期间，存储器控制器120不改变指示允许以第一操作模式OP_MODE_1执行的写入操作的数量的写入属性WRITE_ATTR的值。
图11是帮助说明根据本公开的实施例的改变非易失性存储器组的写入属性的值的操作的另一示例的示图。
与图10相比，图11示出了以下情况：在目标时间段TP期间，数据没有被写入空闲存储块①、②、③和④中，而是被写入目标存储块池TGT_MB_POOL中的存储块⑤和⑥中。在这种情况下，由于空闲存储块①、②、③和④被保持为空闲存储块，所以即使在时间T2，写入属性WRITE_ATTR的值也保持为4。即，在目标时间段TP期间，存储器控制器120可以不改变写入属性WRITE_ATTR的值。
因此，在时间T2，由主机确定的写入属性WRITE_ATTR的值和由存储器控制器120确定的写入属性WRITE_ATTR的值彼此相同。因此，即使在目标时间段TP期间写入数据，主机也可以按原样使用从存储器控制器120提供的写入属性WRITE_ATTR的值。主机可以对在目标时间段TP之后、以第一操作模式OP_MODE_1执行的写入操作的数量进行计数；并且可以将计数数量与由存储器控制器120确定的写入属性WRITE_ATTR的值进行比较，这使得主机可准确地确定何时将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2。
此外，由于主机可以准确地确定预期将操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2的时间，因此主机可以适当地针对由于后台操作而导致的预期时间(即，当操作模式OP_MODE从第一操作模式OP_MODE_1改变为第二操作模式OP_MODE_2时)的延迟而做准备。
如图11所示，在存储器控制器120在目标时间段TP期间将数据写入目标存储块池TGT_MB_POOL的过程中，可能发生意外问题。在这种情况下，存储器控制器120可以生成指示这种问题已经发生的事件信息EVENT，并且可以将事件信息EVENT传送到主机，以使主机可以应对这种问题。在下文中，详细描述存储器控制器120生成这种事件信息EVENT并且将事件信息EVENT传送到主机的示例。
图12和图13是帮助说明根据本公开的实施例的存储器控制器将事件信息传送到主机的示例的示图。
参照图12，当目标时间段TP的长度等于或长于设置的阈值时间段值THR时，存储器控制器120可以在没有来自主机的请求的情况下向主机传送事件信息EVENT。
事件信息EVENT可以指示目标时间段TP的长度等于或大于设置的阈值时间段值THR，并且可以在没有来自主机的请求的情况下异步地传送到主机。如果主机接收到相应的事件信息EVENT，由于目标时间段TP的长度比预期的长，因此主机可以确定从存储器控制器120接收的写入属性WRITE_ATTR的值可能是不正确的。
参照图13，如果在目标存储块池TGT_MB_POOL中的存储块之中没有可以被写入数据的空闲存储块，则存储器控制器120可以在没有来自主机的请求的情况下向主机传送事件信息EVENT。
在目标时间段TP期间写入到非易失性存储器组110的数据量较大的情况下，在时间点T2之前，数据可能被写入在目标存储块池TGT_MB_POOL中包括的所有存储块⑤、⑥、⑦和⑧中。在这种情况下，当在时间点T2之前待写入数据时，存储器控制器120需要将数据写入到除了目标存储块池TGT_MB_POOL中的存储块以外的存储块①，②，③和④中。因此，写入属性WRITE_ATTR的值可能减少为小于4。因此，存储器控制器120可以将事件信息EVENT传送到主机，使得主机可以识别这种情况。
事件信息EVENT可以指示在目标存储块池TGT_MB_POOL中包括的存储块之中不存在可以写入数据的空闲存储块，并且可以在没有来自主机的请求的情况下将事件信息EVENT异步地传送到主机。如果主机接收到相应的事件信息EVENT，由于不再可能将数据写入目标存储块池TGT_MB_POOL，主机可以确定从存储器控制器120接收的写入属性WRITE_ATTR的值可能不正确。
如果如上所述，存储器控制器120将数据写入到目标存储块池TGT_MB_POOL，则目标存储块池TGT_MB_POOL中包括的空闲存储块的数量减少。
因此，为了在随后的目标时间段TP期间，允许将数据写入目标存储块池TGT_MB_POOL，存储器控制器120应当执行后台操作BG_OP以确保目标存储块池TGT_MB_POOL中包括的空闲存储块。
图14是帮助说明根据本公开的实施例的存储器控制器执行后台操作的操作的示例的示图。
当操作模式OP_MODE是第二操作模式OP_MODE_2时，存储器控制器120可以对目标存储块池TGT_MB_POOL中的存储块执行后台操作BG_OP(例如，垃圾收集)，因此可以在目标存储块池TGT_MB_POOL中的存储块之中生成可以被写入数据的空闲存储块。
在图14中，当操作模式OP_MODE是第二操作模式OP_MODE_2时，存储器控制器120可以执行后台操作BG_OP，因此可以将目标存储块池TGT_MB_POOL中包括的存储块之中的、被写入数据的存储块①和②改变为空闲存储块。
图15是帮助说明根据本公开的实施例的存储器控制器执行后台操作的操作的另一示例的示图。
参照图15，当在第二操作模式OP_MODE_2中，存储器控制器120对目标存储块池TGT_MB_POOL中的存储块执行后台操作BG_OP(例如，垃圾收集)时，主机可以向存储器控制器120传送命令，该命令指示存储器控制器120将操作模式OP_MODE改变为第一操作模式OP_MODE_1。
此时，存储器控制器120可以控制操作模式OP_MODE以阻止或禁止改变为第一操作模式OP_MODE_1，同时存储器控制器120对包括在目标存储块池TGT_MB_POOL中的存储块执行后台操作BG_OP。这是因为，如果在目标存储块池TGT_MB_POOL中尚未确保空闲存储块的状态下将操作模式OP_MODE改变为第一操作模式OP_MODE_1，则可能发生如以上参照图13所述的，目标存储块池TGT_MB_POOL中的存储块之中没有可被写入数据的空闲存储块的情况。
因此，存储器控制器120可以将操作模式OP_MODE保持为第二操作模式OP_MODE_2，并且当主机传送指示存储器控制器120将操作模式OP_MODE改变为第一操作模式OP_MODE_1的命令时，可以利用指示所请求的改变已失败或被阻止的信息来响应主机。
图16是帮助解释根据本公开的实施例的操作存储器控制器120的方法的流程图。
首先，操作存储器控制器120的方法可以包括将非易失性存储器组110的操作模式OP_MODE从第二操作模式OP_MODE_2改变为第一操作模式OP_MODE_1(S1610)。
如上所述，可以通过是否可以执行后台操作来识别第一操作模式OP_MODE_1和第二操作模式OP_MODE_2之间的差异。也就是说，如果操作模式OP_MODE是第一操作模式OP_MODE_1，则不执行非易失性存储器组110的后台操作，并且如果操作模式OP_MODE是第二操作模式OP_MODE_2，则可执行非易失性存储器组110的后台操作。
操作存储器控制器120的方法可以包括从主机接收命令，该命令包括指示主机预期以第一操作模式OP_MODE_1来执行所请求操作的信息(S1620)。
在步骤S1610和S1620之间的时间，即在目标时间段TP期间，可将数据写入到包括在非易失性存储器组110中的目标存储块池TGT_MB_POOL中包括的存储块。其中，目标时间段TP由1)非易失性存储器组110的操作模式OP_MODE从第二操作模式OP_MODE_2改变到第一操作模式OP_MODE_1的时间T1和2)从主机接收到包括指示主机预期以第一操作模式OP_MODE_1来执行所请求操作的信息的命令的时间T2限定。
另一方面，在上述的目标时间段TP以外的时段期间，可以将数据写入到不在目标存储块池TGT_MB_POOL中的存储块。
此外，在上述的目标时间段TP期间，如以上参照图11所述，可以不改变写入属性WRITE_ATTR的值，该写入属性WRITE_ATTR的值指示允许以第一操作模式OP_MODE_1执行的写入操作的数量。
此外，当操作模式OP_MODE是第二操作模式OP_MODE_2时，如以上参照图13所述，可以对目标存储块池TGT_MB_POOL中的存储块执行后台操作，因此，可以在目标存储块池TGT_MB_POOL中的存储块之中生成可以写入数据的空闲存储块。
存储器控制器120的上述操作可以由控制电路123控制，并且可以以处理器124运行(驱动)固件的方式来执行，其中在固件中编程有存储器控制器120的一般操作。
图17是示意性地示出根据本公开的实施例的计算系统1700的框图。
参照图17，计算系统1700可以包括存储器系统100、用于控制计算系统1700的一般操作的中央处理单元(CPU)1710、用于存储与计算系统1700的操作有关的数据和信息的RAM1720、用于提供用户环境的UI/UX(用户界面/用户体验)模块1730、用于以有线和/或无线方式与外部装置通信的通信模块1740以及用于管理计算系统所1700使用的电力的电源管理模块1750，它们电联接到系统总线1760。
计算系统1700可以包括PC(个人计算机)、诸如智能手机或平板电脑的移动终端或各种其它电子装置中的任何一种。
计算系统1700可以进一步包括用于供应工作电压的电池，并且可以进一步包括应用芯片组、图形相关模块、相机图像处理器(CIS)和DRAM。如本领域技术人员可以理解的，计算系统1700可以包括其它组件。
存储器系统100可以是各种类型中的任意一种，包括诸如硬盘驱动器(HDD)的将数据存储在磁盘中的类型、以及诸如固态驱动器(SDD)、通用闪存(UFS)装置或嵌入式MMC(eMMC)装置的将数据存储在非易失性存储器中的类型。非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪速存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻RAM)和/或FRAM(铁电RAM)。另外，存储器系统100可以被实现为各种类型的存储装置中的任何一种，并且可以被安装在各种电子装置中。
从以上描述显而易见的是，根据本公开的实施例，可以提供一种能够防止在特定时间段期间由主机和存储器控制器确定的状态彼此不一致的问题的存储器系统、存储器控制器以及操作存储器控制器的方法。
另外，根据本公开的实施例，可以提供一种能够使主机能够针对延迟时间增加超过预期的情况而做准备的存储器系统、存储控制器以及操作存储器控制器的方法。
尽管已经图示和描述了本发明的各种实施例，但是根据本公开，本领域技术人员将理解的是，在不脱离本发明的范围和精神的情况下，可以进行各种修改、增加和替换。因此，所公开的实施例是以描述性的意义呈现的，而并非限制本发明的范围。本发明涵盖落入包括其等同方案的权利要求的范围内的任何公开实施例的所有变型。

Claims (20)

1.一种存储器系统，包括：
非易失性存储器组，包括至少一个非易失性存储器；以及
存储器控制器：
控制所述非易失性存储器组；
在目标时间段期间将数据写入所述非易失性存储器组中的目标存储块池中的存储块，所述目标时间段在所述非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和从主机接收到包括指示所述主机预期以所述第一操作模式来执行所请求操作的信息的命令的时间之间；
当所述操作模式为所述第一操作模式时，防止执行所述非易失性存储器组的后台操作；并且
当所述操作模式为所述第二操作模式时，控制所述非易失性存储器组的后台操作为可执行的。
2.根据权利要求1所述的存储器系统，其中所述存储器控制器进一步在除了所述目标时间段以外的时间期间将数据写入不在所述目标存储块池中的存储块。
3.根据权利要求1所述的存储器系统，其中当从所述主机接收到指示所述存储器控制器将所述非易失性存储器组的操作模式设置为所述第一操作模式的操作模式设置命令时，所述存储器控制器将所述操作模式从所述第二操作模式改变为所述第一操作模式。
4.根据权利要求1所述的存储器系统，其中在所述目标时间段期间，所述存储器控制器不改变写入属性的值，所述写入属性的值指示关于允许以所述第一操作模式执行的写入操作的数量的信息。
5.根据权利要求1所述的存储器系统，其中当所述目标时间段等于或大于设置的阈值时间段时，所述存储器控制器将事件信息传送到所述主机。
6.根据权利要求1所述的存储器系统，其中当所述目标存储块池中的存储块之中不存在能够被写入数据的空闲存储块时，存储器控制器将事件信息传送到所述主机。
7.根据权利要求1所述的存储器系统，其中在所述第二操作模式下，所述存储器控制器进一步对所述目标存储块池中的存储块执行后台操作，以在所述目标存储块池中的存储块之中确保能够被写入数据的空闲存储块。
8.根据权利要求7所述的存储器系统，其中所述存储器控制器进一步在执行所述后台操作时禁止改变为所述第一操作模式。
9.一种存储器控制器，包括：
存储器接口，与包括至少一个非易失性存储器的非易失性存储器组通信；以及
控制电路：
控制所述非易失性存储器组；
在目标时间段期间将数据写入所述非易失性存储器组中的目标存储块池中的存储块，所述目标时间段在所述非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和从主机接收到包括指示所述主机预期以所述第一操作模式执行所请求操作的信息的命令的时间之间；
当所述操作模式为所述第一操作模式时，防止执行所述非易失性存储器组的后台操作；并且
当所述操作模式为所述第二操作模式时，控制所述非易失性存储器组的后台操作为可执行的。
10.根据权利要求9所述的存储器控制器，其中所述控制电路进一步在除了所述目标时间段以外的时间期间将数据写入不在所述目标存储块池中的存储块。
11.根据权利要求9所述的存储器控制器，其中当从所述主机接收到指示所述控制电路将所述非易失性存储器的操作模式设置为所述第一操作模式的操作模式设置命令时，所述控制电路将所述操作模式从所述第二操作模式改变为所述第一操作模式。
12.根据权利要求11所述的存储器控制器，其中在所述目标时间段期间，所述控制电路不改变写入属性的值，所述写入属性的值指示关于允许以所述第一操作模式执行的写入操作的数量的信息。
13.根据权利要求11所述的存储器控制器，其中当所述目标时间段等于或大于设置的阈值时间段时，所述控制电路将事件信息传送到所述主机。
14.根据权利要求9所述的存储器控制器，其中当所述目标存储块池中的存储块之中没有能够被写入数据的空闲存储块时，所述控制电路将事件信息传送到所述主机。
15.根据权利要求9所述的存储器控制器，其中在所述第二操作模式下，所述控制电路进一步对所述目标存储块池中的存储块执行后台操作，以在所述目标存储块池中的存储块之中确保能够被写入数据的空闲存储块。
16.根据权利要求15所述的存储器控制器，其中所述控制电路进一步在执行所述后台操作时禁止改变为所述第一操作模式。
17.一种操作存储器控制器的方法，所述存储器控制器控制非易失性存储器组，所述非易失性存储器组包括至少一个非易失性存储器，所述方法包括：
将所述非易失性存储器组的操作模式从第二操作模式改变为第一操作模式；
从主机接收命令，所述命令包括指示所述主机预期以所述第一操作模式来执行所请求操作的信息；
在目标时间段期间将数据写入所述非易失性存储器组中的目标存储块池中的存储块，所述目标时间段在所述非易失性存储器组的操作模式从第二操作模式改变为第一操作模式的时间和从所述主机接收到包括指示所述主机预期以所述第一操作模式来执行所请求操作的信息的命令的时间之间；
当所述操作模式为所述第一操作模式时，防止执行所述非易失性存储器组的后台操作；以及
当所述操作模式为所述第二操作模式时，控制所述非易失性存储器组的后台操作为可执行的。
18.根据权利要求17所述的方法，进一步包括：在除了所述目标时间段以外的时间期间将数据写入不在所述目标存储块池中的存储块。
19.根据权利要求17所述的方法，进一步包括：维持写入属性的值，所述写入属性的值指示关于允许以所述第一操作模式执行的写入操作的数量的信息。
20.根据权利要求19所述的方法，进一步包括：当在所述第二操作模式下时，对所述目标存储块池中的存储块执行后台操作，以在所述目标存储块池中的存储块之中确保能够被写入数据的空闲存储块。
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