CN112074029A - 一种感应加热电源电路 - Google Patents

Abstract

一种感应加热电源电路属于电源电路技术领域，尤其涉及一种感应加热电源电路。本发明提供一种使用效果好的感应加热电源电路。本发明包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；电流采集部分的信号传输端口与FPGA的信号传输端口相连；RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连。

Description

一种感应加热电源电路

技术领域

本发明属于电源电路技术领域，尤其涉及一种感应加热电源电路。

背景技术

感应加热电源对金属材料加热效率最高、速度最快，且低耗环保。它已经广泛应用于各行各业对金属材料的热加工、热处理、热装配及焊接、熔炼等工艺中。现有感应加热电源一般为三相电供电，这样在一些情况下不便使用；且结构和功能还有待进一步改进。

发明内容

本发明就是针对上述问题，提供一种使用效果好的感应加热电源电路。

为实现上述目的，本发明采用如下技术方案，本发明包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；

电流采集部分的信号传输端口与FPGA的信号传输端口相连；

RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；

RS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；

功率主电路的电能输入端接单相市电。

作为一种优选方案，本发明所述主处理器采用STM32H743IIT6 ARM处理器U5，U5的158、148、135、126、113、102、90、71、61、22、14脚接地，U5的172、159、149、136、127、114、103、91、82、72、62、49、36、23、15接+3.3V；

MPM-20-12芯片U55的1脚接UU9.8共模电感L5的2脚，L5的1脚分别与变阻器R299一端、保险丝F1一端相连，F1另一端接L，R299另一端分别与N、L5的3脚相连，L5的4脚接U55的2脚，U55的3脚分别与电容C203一端、电容C204正极、+12V相连，C203另一端分别与U55的4脚、C204负极、GND相连；

电阻R2一端接U5_BOOT0，R2另一端接GND；

SP3485芯片U60的1脚接U5_PA3，U60的2、3脚接U5_PA1，U60的4脚接U5_PA2，U60的5～8脚分别与GND、A、B、+3.3V对应相连，电阻R290分别与B、GND相连，电阻R291分别与A、+3.3V相连；

SP3485芯片U64的1脚接U5_PA10，U64的2、3脚接U5_PA8，U64的4脚接U5_PA92，U64的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R292分别与B、GND相连，电阻R293分别与A、+3.3V相连；

SP3485芯片U63的1脚接U5_PA10，U63的2、3脚接U5_PA8，U63的4脚接U5_PA9，U63的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R294分别与B、GND相连，电阻R295分别与A、+3.3V相连；

电容C85、C69～C82并联接在+3.3V、GND之间；

+3.3V通过电阻R24分别与RESET、电容C84一端、开关SW1一端相连，C84另一端分别与GND、SW1另一端相连；

SD8942/A6166芯片U19的1脚通过电容C19分别与U19的6脚、电感L3一端相连，L3另一端分别与+5V、电阻R206一端相连，R206另一端分别与电阻R205一端、U19的3脚相连，R205另一端分别与GND、U19的2脚相连，U19的4脚通过电阻R204分别与U19的5脚、+12V、电容C22一端、电容C23一端、电容C24一端相连，C22另一端分别与C23另一端、C24另一端、GND相连；

4脚接插件P3的1脚接GND，P3的3脚分别与U5_JTMS、电阻R19一端相连，R19另一端接+3.3V，P3的2脚分别与U5_JTCK、电阻R22一端相连，R22另一端接GND，P3的1脚接GND；

晶振Y1的4脚接GND，Y1的1脚分别与U5_OSC_OUT、电容C67一端相连，C67另一端分别与GND、Y1的2脚、电容C68一端相连，C68另一端分别与Y1的3脚、U5_OSC_IN相连；

晶振Y2的一端分别与电容C66一端、U5_OSC32_IN相连，C66另一端分别与GND、电容C83一端相连，C83另一端分别与Y2的另一端、U5_OSC32_OUT相连。

作为另一种优选方案，本发明U5的171脚通过电阻R5分别与U5的37脚、电容C43一端、C44一端、GND相连，C43另一端分别与U5的39脚、C44另一端、电阻R4一端相连，R4另一端接+3.3V；

U5的125脚通过电容C41分别与GND、电容C39一端相连，C39另一端接U5的81脚；

U5的38脚分别与+3.3V、电容C40一端相连，C40另一端接GND；

U5的6脚分别与+3.3V、电容C36一端相连，C36另一端分别与GND、电阻R8一端相连，R8另一端接U5的48脚；

U5的166脚接U5_BOOT0；

U5的31脚接RESET。

作为另一种优选方案，本发明所述FPGA采用EP4CE10F17C8芯片U22的H7～10、J7～10、B2、B15、C5、C12、D7、D10、E4、E13脚接GND，U22的G4、G13、K4、K13、M4、M13、N7、N10、P5、P12、R2、R15、E2、H16、H15脚接GND；

HT7550-1芯片VR1的Vin脚分别与电容C31、C32、C53、+5V相连，C31另一端分别与GND、C32另一端、C53另一端、VR1的GND脚、电容C33～38一端、电容C42一端、电容C45～49一端相连，电容C33另一端分别与VR1的Vout脚、C34～38另一端、电容C42另一端、电容C45～49另一端、+3.3V相连；

HT7550-1芯片VR2的Vin脚分别与电容C50一端、电容C51一端、电容C55一端、+3.3V相连，C50另一端分别与GND、电容C51另一端、电容C55另一端、VR2的GND脚、电容C52负极、电容C56一端相连，C52正极分别与VR2的Vout脚、C56另一端、+1.2V相连；

HT7550-1芯片VR3的Vin脚分别与电容C61～63一端、+5V相连，C61～63另一端分别与GND、VR3的GND脚、电容C65负极、电容C86一端、电容C88一端、电容C89一端、电容C93一端相连，C65正极分别与VR3的Vout脚、电容C86另一端、电容C88另一端、电容C89另一端、电容C93另一端、+2.5V相连；

SP3485芯片U65的1脚接B4，U65的2、3脚接D5，U65的4脚接D6；U65的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R275分别与B、GND相连，电阻R2765分别与A、+3.3V相连。

作为另一种优选方案，本发明U22的L5脚接+2.5V，U22的N4脚接+1.2V，U22的F12脚接+2.5V，U22的D13脚接+1.2V，U22的E12、M5脚接GND；

U22的H4脚通过电阻R121分别与+2.5V、电阻R131一端、U22的H12脚相连，U22的H3脚通过电阻R128接GND，R131另一端接U22的J5脚；

U22的H13脚分别与U22的G12脚、GND、电阻R241一端相连，R241另一端接U22的J3脚；

U22的H14脚通过电阻R252接+3.3V，U22的H5脚通过电阻R253接+3.3V，U22的F4脚通过电阻R254接+3.3V；

JTAG-10-FPGA接口JTAG1的2、10脚接GND，JTAG1的4脚接+2.5V；

U22的E3、G3、K3、M3、P4、P7、T1、P10、P13、T16、K14、M14、E14、G14、A16、C10、C13、A1、C4、C7脚接+3.3V，U22的G6～G10、H6、H11、K7脚接+1.2V；

晶振XTAL1的2脚接GND，XTAL1的3脚接CLK_1，XTAL1的4脚接+3.3V；

M25P16芯片U30的6、5、2、8脚分别与EPCS_CLK、EPCS_ASDO、EPCS_DATA0、+3.3V对应相连，U30的4脚接GND，U30的3、7脚接+3.3V，U30的1脚接EPCS_CS。

作为另一种优选方案，本发明所述功率主电路包括空气开关K1，K1一端与市电相连，K1另一端与变压器T1原边相连，T1第一副边一端分别与二极管D1阴极、IGBT Q2的漏极、Q2_D相连，D1的阳极分别与IGBT Q1的源极、Q1_S相连，Q1的门极接Q1_B，Q1的漏极分别与Q1_D、二极管D2阴极、共模电感L2的1脚相连，D2阳极分别与Q2的源极、Q2_S相连，Q2的门极接Q2_B，L2的3脚接T1第一副边另一端；

L2的2脚分别与二极管D5阳极、二极管D7阴极相连，D5阴极分别与二极管D6阴极、电感L1一端相连，L1另一端分别与电容C6一端、NPN三极管Q3集电极相连，Q3基极接Q3_B，Q3发射极分别与Q3_S、电容C1～C4一端、IGBT Q4漏极、IGBT Q5漏极相连，C1～C4另一端分别与电容C9～C12一端、Q4源极、Q4_S、IGBT Q6漏极、主变压器T2原边一端相连，T2原边另一端分别与电容C7一端、电容C8一端、电容C13一端、电容C14一端、电容C5一端相连，电容C7另一端、电容C8另一端、电容C13另一端、电容C14另一端、电容C5另一端分别与Q5_S、Q5源极、IGBTQ7漏极相连，Q7源极分别与PGND、Q6源极、电容C9～C12另一端、C6另一端、D7阳极、二极管D8阳极相连，D8阴极分别与L2的4脚、D6阳极相连；

T2第一副边一端分别与电容C110～C115一端相连，C110～C115另一端接二脚接插件P8的1脚，P8的2脚通过电流互感器T3原边接T2第一副边另一端。

作为另一种优选方案，本发明所述电流采集部分包括可调基准源控制电路、线性驱动电路、电压基准阵列和电压比较器阵列，可调基准源控制电路的输出端口与电压基准阵列的输入端口相连，电压基准阵列的输出端分别与电压比较器阵列的输入端、FPGA相连，线性驱动电路的输出端口与电压比较器阵列的输入端相连。

作为另一种优选方案，本发明所述可调基准源控制电路包括AD/DC_POW芯片U44，U44的1脚接市电L，U44的2脚接市电N，U44的3脚分别与+15VA、电容C126一端、电容C127正极、电阻R307一端、NPN三极管Q17集电极相连，R307另一端分别与Q17基极、光耦OP3输出端集电极相连，光耦OP3输出端发射极分别与电容C126另一端、电容C127负极、U44的4脚、电阻R309一端、GND相连；Q17发射极通过电阻R308分别与电阻R309另一端、VRE_1相连；

OP3输入端阳极分别与电阻R305一端、电阻R306一端相连，R305另一端分别与电容C123正极、电容C122一端、+15VA相连，C122另一端分别与GND、C123负极、TL431芯片U46的2脚、X9C103芯片U45的3脚、U45的4脚、电容C124一端、电容C125一端相连；C124、C125另一端接U45的8脚、+3.3V，U45的7、2、1脚分别与J12、J14、J15对应相连；U45的5脚分别与U46的1脚、R306另一端相连，U46的3脚接OP3输入端阴极。

作为另一种优选方案，本发明所述电压基准阵列包括电阻R10，R10一端接VRE_1，R10另一端依次通过电阻、R15～R17、R25、R30～R32、R37、R42～R44、R49、R54～R56、R61、R66、R67、R68、R73、R78～80、R85、R90～92、R97、R102～104、R109、R110、R115、R116、R122、R123、R129、R130、R136、R137、R142、R143、R148、R149、R154、R155、R160、R161、R166、R167、R172、R173、R178、R179、R184、R185、R190、R191、R196、R197、R202、R203接X9C103芯片U18的5脚，U18的3脚分别与GND、V、RE_1、U18的4脚、电容C20一端、电容C21一端相连，C20另一端分别与+3.3V、U18的8脚、C21另一端相连，U18的7、2、1分别与L6、K6、J6对应相连。

作为另一种优选方案，本发明所述电压比较器阵列包括MAX9140芯片U1、U2、U3、U4、U5、U6、U7、U8、U9、U10、U11、U12、U13、U14、U15、U16、U17，U1～U17的4脚分别与电容C17正极、电容C18一端、+5V相连，U1～U17的11脚分别与电容C17负极、电容C18另一端、GND相连；

U1～U17的3、5、12、10脚接ADC0，U1～U17的9脚分别与V15、V30～V16对应连接，U1～U17的13脚分别与V31、V14～V0对应连接，U1～U17的6脚分别与V47～V32对应连接，U1～U17的2脚分别与V 63～V 48对应连接；

U1～U17的8脚分别通过1K电阻与K2、F3、D2、D1、G5、F2、F1、G2、G1、G16、G15、F13、F16、F15、B16、F14对应连接，K2、F3、D2、D1、G5、F2、F1、G2、G1、G16、G15、F13、F16、F15、B16、F14分别通过2K电阻接GND；

U1～U17的14脚分别通过1K电阻与C2、K1、L2、L1、L3、N2、N1、K5、L4、R1、P2、P1、D4、E5、F5、B1对应连接，C2、K1、L2、L1、L3、N2、N1、K5、L4、R1、P2、P1、D4、E5、F5、B1分别通过2K电阻接GND；

U1～U17的7脚分别通过1K电阻与D16、D15、G11、C16、C15、R9、T9、K9、L9、M9、N9、R10、T10、R11、T11、R12对应连接，D16、D15、G11、C16、C15、R9、T9、K9、L9、M9、N9、R10、T10、R11、T11、R12分别通过2K电阻接GND；

U1～U17的1脚分别通过1K电阻与T12、K10、L10、P9、P11、R13、T13、M10、N11、T14、T15、R14、P14、L11、M11、N12对应连接，T12、K10、L10、P9、P11、R13、T13、M10、N11、T14、T15、R14、P14、L11、M11、N12分别通过2K电阻接GND。

作为另一种优选方案，本发明线性驱动电路包括MOSFET-N管Q21，Q21的漏极分别与ADC0、稳压管ZD2阴极、二极管D9阴极相连，Q21源极分别与GND、ZD2阴极、电容C16一端、电流互感器T3副边一端相连，T3副边另一端分别与电容C15一端、D9阳极相连，C15另一端分别与C16另一端、FG相连；

+15VA分别与电容C121一端、电容C120正极、电阻R304一端相连，R304另一端分别与电阻R303一端、光耦OP2输入端阳极相连，光耦OP2输入端阴极接TL431芯片U43的3脚，U43的2脚分别与GND、电容C121另一端、电容C120负极、X9C103芯片U42的3脚、U42的4脚、电容C99一端、电容C98一端相连，U43的1脚分别与电阻R303另一端、U42的5脚相连，U42的1、2、7脚分别与J13、J2、J1对应相连，U42的8脚分别与电容C99另一端、电容C98另一端相连；

L接AD/DC_POW芯片U41的1脚，U41的2脚接N，U41的3脚分别与+15VA、电容C97一端、电容C96正极、电阻R302一端、NPN三极管Q16集电极相连，R302另一端分别与Q16基极、OP2输出端集电极相连，OP2输出端发射极分别与U41的4脚、C97另一端、C96负极、电阻R300一端、GND相连，R300另一端分别与Q21_G、电阻R301一端相连，电阻R301另一端接Q16的发射极。

作为另一种优选方案，本发明驱动电路包括KP103芯片U21、 U28、 U36、 U38，U21的4脚接+15V、U21的5脚接GND、U21的2脚分别与电阻R214一端、电容C26一端相连，C26另一端分别与R214另一端、+15V相连，U21的3脚接S8050三极管Q9集电极相连，Q9基极分别与电阻R222一端、电阻R223一端相连，R222另一端接A3，R223另一端分别与GND、Q9发射极相连；U21的13脚通过电阻R224接光耦U26输入端阴极，U26输入端阳极接U21的18脚，U26输出端发射极接A8，U26输出端集电极接+3.3V，U21的17脚分别与电阻R213一端、双向稳压二极管ZD4一端、Q4_S相连，U21的16、15脚接电阻R212一端，R212另一端分别与R213另一端、ZD4另一端、Q4_B相连，U21的12脚通过稳压二极管接二极管D11阳极，D11阴极接Q3_S；

U28的4脚接+15V、U28的5脚接GND、U28的2脚分别与电阻R233一端、电容C57一端相连，C57另一端分别与R233另一端、+15V相连，U28的3脚接S8050三极管Q12集电极相连，Q12基极分别与电阻R238一端、电阻R239一端相连，R238另一端接B3，R239另一端分别与GND、Q12发射极相连；U28的13脚通过电阻R240接光耦U32输入端阴极，U32输入端阳极接U28的18脚，U32输出端发射极接B8，U32输出端集电极接+3.3V，U28的17脚分别与电阻R232一端、双向稳压二极管ZD6一端、Q5_S相连，U28的16、15脚接电阻R230一端，R230另一端分别与R232另一端、ZD6另一端、Q5_B相连，U28的12脚通过稳压二极管接二极管D13阳极，D13阴极接Q3_S；

U36的4脚接+15V、U36的5脚接GND、U36的2脚分别与电阻R246一端、电容C64一端相连，C64另一端分别与R246另一端、+15V相连，U36的3脚接S8050三极管Q13集电极相连，Q13基极分别与电阻R248一端、电阻R247一端相连，R247另一端接C3，R248另一端分别与GND、Q13发射极相连；U36的13脚通过电阻R249接光耦U37输入端阴极，U37输入端阳极接U36的18脚，U37输出端发射极接C8，U37输出端集电极接+3.3V，U36的17脚分别与电阻R245一端、双向稳压二极管ZD7一端、PGND相连，U36的16、15脚接电阻R244一端，R244另一端分别与R245另一端、ZD7另一端、Q6_B相连，U36的12脚通过稳压二极管接二极管D14阳极，D14阴极接Q4_S；

U38的4脚接+15V、U38的5脚接GND、U38的2脚分别与电阻R261一端、电容C87一端相连，C87另一端分别与R261另一端、+15V相连，U38的3脚接S8050三极管Q14集电极相连，Q14基极分别与电阻R265一端、电阻R266一端相连，R265另一端接D3，R266另一端分别与GND、Q14发射极相连；U38的13脚通过电阻R267接光耦U40输入端阴极，U40输入端阳极接U38的18脚，U40输出端发射极接D8，U40输出端集电极接+3.3V，U38的17脚分别与电阻R260一端、双向稳压二极管ZD8一端、PGND相连，U38的16、15脚接电阻R259一端，R259另一端分别与R260另一端、ZD8另一端、Q7_B相连，U38的12脚通过稳压二极管接二极管D15阳极，D15阴极接Q5_S。

作为另一种优选方案，本发明所述驱动电路包括KP103芯片U20、U27，U20的4脚接+15V、U20的5脚接GND、U20的2脚分别与电阻R211一端、电容C25一端相连，C25另一端分别与R211另一端、+15V相连，U20的3脚接S8050三极管Q8集电极相连，Q8基极分别与电阻R217一端、电阻R218一端相连，R217另一端接U33_PA6，R218另一端分别与GND、Q8发射极相连；U20的13脚通过电阻R219接光耦U25输入端阴极，U25输入端阳极接U20的18脚，U25输出端发射极接U33_PA7，U25输出端集电极接+3.3V，U20的17脚分别与电阻R210一端、双向稳压二极管ZD3一端、Q2_S相连，U20的16、15脚接电阻R209一端，R209另一端分别与R210另一端、ZD3另一端、Q2_B相连，U20的12脚通过稳压二极管接二极管D10阳极，D10阴极接Q2_D；

U27的4脚接+15V、U27的5脚接GND、U27的2脚分别与电阻R229一端、电容C54一端相连，C54另一端分别与R229另一端、+15V相连，U27的3脚接S8050三极管Q11集电极相连，Q11基极分别与电阻R234一端、电阻R235一端相连，R234另一端接U33_PA4，R235另一端分别与GND、Q11发射极相连；U27的13脚通过电阻R236接光耦U31输入端阴极，U31输入端阳极接U27的18脚，U31输出端发射极接U33_PA5，U31输出端集电极接+3.3V，U27的17脚分别与电阻R228一端、双向稳压二极管ZD5一端、Q1_S相连，U27的16、15脚接电阻R225一端，R225另一端分别与R228另一端、ZD5另一端、Q1_B相连，U27的12脚通过稳压二极管接二极管D12阳极，D12阴极接Q1_D；

STM32F030F4芯片U33的12脚接U33_PA6，STM32F030F4芯片U33的13脚接U33_PA7，STM32F030F4芯片U33的10脚接U33_PA4，STM32F030F4芯片U33的11脚接U33_PA5；

U33的1脚通过电阻R250接GND，四脚接插件P5的1脚分别与+3.3V、电容C90一端相连，C90另一端分别与GND、P5的4脚相连，P5的2、3脚分别与U33的19、20脚对应相连；

电容C100～104并联在+3.3V与GND之间。

作为另一种优选方案，本发明所述驱动电路包括X9C103芯片U24，U24的5脚分别与电阻R208一端、TL431芯片U23的1脚相连，R208另一端分别与电阻R207一端、光耦OP1输入端阳极相连，OP1输入端阴极接U23的3脚，U23的2脚分别与GND、电容C27、电容C28负极、U24的3脚、U23的2脚、U24的4脚、电容C29一端、电容C30一端相连，U24的8脚分别与+3.3V、电容C29另一端、电容C30另一端相连，U24的1、2、7脚分别与U34_PA4、U34_PA5、U34_PA6对应连接，+15V分别与C27另一端、C28另一端、R207另一端相连；

AD/DC_POW芯片U29的1脚接市电L，U29的2脚接市电N，U29的3脚分别与+15V、电容C59一端、电容C60正极、电阻R231一端、NPN三极管Q10集电极相连，R231另一端分别与Q10基极、OP1输出端集电极相连，OP1输出端发射极分别与U29的4脚、C59另一端、C60负极、电阻R237一端、Q3_S相连，R237另一端分别与Q3_B、电阻R226一端相连，R226另一端接Q10发射极；

STM32F030F4芯片U34的10、11、12分别与U34_PA4、U34_PA5、U34_PA6对应连接，U34的1接通过电阻R251接GND，四角接插接P6的1脚分别与+3.3V、电容C91一端相连，C91另一端分别与P6的4脚、GND相连，P6的2、3脚分别与U34_TMS、U34_TCK对应相连；

电容C105～109并联在+3.3V与GND之间。

作为另一种优选方案，本发明还包括输入交流电过零捕获电路，输入交流电过零捕获电路包括变压器T1第二副边，T1第二副边一端依次通过二极管D3、电阻R1接光耦U49输入端阳极，U49输入端阴极分别与T1第二副边中心抽头、光耦U50输入端阴极相连，U50输入端阳极依次通过电阻R255、二极管D4接T1第二副边另一端；

U49输出端集电极接+3.3V，U49输出端发射极接U33_PB1，U50输出端发射极接U33_PB2，U50输出端集电极接+3.3V。

作为另一种优选方案，本发明所述RS485总线第一监听部分包括SP3485芯片U39，U39的1脚接U33_PA3，U39的2、3脚接U33_PA1，U39的4脚接U33_PA2，U39的5～8脚分别与GND、A、B、+3.3V对应相连，电阻R263两端分别与B、GND相连，电阻R264两端分别与A、+3.3V相连。

作为另一种优选方案，本发明所述RS485总线第二监听部分包括SP3485芯片U35，U35的1脚接U34_PA3，U35的2、3脚接U34_PA1，U35的4脚接U34_PA2，U35的5、6、7、8脚分别与GND、A、B、+3.3V对应相连；

电阻R242两端分别与B、GND相连，电阻R243两端分别与A、+3.3V相连。

作为另一种优选方案，本发明还包括电压传感器电路，电压传感器电路包括HBV10A3.3芯片VP1，VP1的1脚依次通过电阻R216、R215接Q3_S，VP1的2脚依次通过电阻R221、R220接PGND，VP1的4、5、6脚分别与U43_PA7、GND、+3.3V对应相连；

电阻R227一端分别与U34_PA7、电容C58一端相连，R227另一端分别与GND、C58另一端相连。

本发明有益效果。

本发明是单相供电感应加热电源电路；同时通过各部分的相互配合，提高感应加热电源的使用效果和功能性。

附图说明

下面结合附图和具体实施方式对本发明做进一步说明。本发明保护范围不仅局限于以下内容的表述。

图1、2是本发明功率主电路原理图。

图3～10、17是本发明RS485总线第一监听部分、RS485总线第二监听部分、电压传感器电路和驱动电路原理图。

图11～13是本发明主处理器电路原理图。

图14～16是本发明电流采集部分电路原理图。

图18～23是本发明FPGA电路原理图。

具体实施方式

如图所示，本发明包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；

电流采集部分的信号传输端口与FPGA的信号传输端口相连；

RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；

RS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；

功率主电路的电能输入端接单相市电。

所述主处理器采用STM32H743IIT6 ARM处理器U5，U5的158、148、135、126、113、102、90、71、61、22、14脚接地，U5的172、159、149、136、127、114、103、91、82、72、62、49、36、23、15接+3.3V；

MPM-20-12芯片U55的1脚接UU9.8共模电感L5的2脚，L5的1脚分别与变阻器R299一端、保险丝F1一端相连，F1另一端接L，R299另一端分别与N、L5的3脚相连，L5的4脚接U55的2脚，U55的3脚分别与电容C203一端、电容C204正极、+12V相连，C203另一端分别与U55的4脚、C204负极、GND相连；

电阻R2一端接U5_BOOT0，R2另一端接GND；

SP3485芯片U60的1脚接U5_PA3，U60的2、3脚接U5_PA1，U60的4脚接U5_PA2，U60的5～8脚分别与GND、A、B（A和B是内部的RS485总线，用于连接FPAG、处理器，主处理器U5通过RS485控制其它微处理器和FPGA协调工作）、+3.3V对应相连，电阻R290分别与B、GND相连，电阻R291分别与A、+3.3V相连；

SP3485芯片U64的1脚接U5_PA10，U64的2、3脚接U5_PA8，U64的4脚接U5_PA92，U64的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R292分别与B、GND相连，电阻R293分别与A、+3.3V相连；热电偶用于测量待加工的工件的温度，根据热电偶的反馈值；当温度偏高时，通过RS485内部总线控制U33从而控制Q1和Q2的的导通时间；降低输入端电压；从而降低整机加热功率，而降低工件温升，反之亦然。

SP3485芯片U63的1脚接U5_PA10，U63的2、3脚接U5_PA8，U63的4脚接U5_PA9，U63的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R294分别与B、GND相连，电阻R295分别与A、+3.3V相连；

电容C85、C69～C82并联接在+3.3V、GND之间；

+3.3V通过电阻R24分别与RESET、电容C84一端、开关SW1一端相连，C84另一端分别与GND、SW1另一端相连；

SD8942/A6166芯片U19的1脚通过电容C19分别与U19的6脚、电感L3一端相连，L3另一端分别与+5V、电阻R206一端相连，R206另一端分别与电阻R205一端、U19的3脚相连，R205另一端分别与GND、U19的2脚相连，U19的4脚通过电阻R204分别与U19的5脚、+12V、电容C22一端、电容C23一端、电容C24一端相连，C22另一端分别与C23另一端、C24另一端、GND相连；

4脚接插件P3的1脚接GND，P3的3脚分别与U5_JTMS、电阻R19一端相连，R19另一端接+3.3V，P3的2脚分别与U5_JTCK、电阻R22一端相连，R22另一端接GND，P3的1脚接GND；

晶振Y1的4脚接GND，Y1的1脚分别与U5_OSC_OUT、电容C67一端相连，C67另一端分别与GND、Y1的2脚、电容C68一端相连，C68另一端分别与Y1的3脚、U5_OSC_IN相连；

晶振Y2的一端分别与电容C66一端、U5_OSC32_IN相连，C66另一端分别与GND、电容C83一端相连，C83另一端分别与Y2的另一端、U5_OSC32_OUT相连。

U5的171脚通过电阻R5分别与U5的37脚、电容C43一端、C44一端、GND相连，C43另一端分别与U5的39脚、C44另一端、电阻R4一端相连，R4另一端接+3.3V；

U5的125脚通过电容C41分别与GND、电容C39一端相连，C39另一端接U5的81脚；

U5的38脚分别与+3.3V、电容C40一端相连，C40另一端接GND；

U5的6脚分别与+3.3V、电容C36一端相连，C36另一端分别与GND、电阻R8一端相连，R8另一端接U5的48脚；

U5的166脚接U5_BOOT0；

U5的31脚接RESET。

所述FPGA采用EP4CE10F17C8芯片U22的H7～10、J7～10、B2、B15、C5、C12、D7、D10、E4、E13脚接GND，U22的G4、G13、K4、K13、M4、M13、N7、N10、P5、P12、R2、R15、E2、H16、H15脚接GND；

HT7550-1芯片VR1的Vin脚分别与电容C31、C32、C53、+5V相连，C31另一端分别与GND、C32另一端、C53另一端、VR1的GND脚、电容C33～38一端、电容C42一端、电容C45～49一端相连，电容C33另一端分别与VR1的Vout脚、C34～38另一端、电容C42另一端、电容C45～49另一端、+3.3V相连；

HT7550-1芯片VR2的Vin脚分别与电容C50一端、电容C51一端、电容C55一端、+3.3V相连，C50另一端分别与GND、电容C51另一端、电容C55另一端、VR2的GND脚、电容C52负极、电容C56一端相连，C52正极分别与VR2的Vout脚、C56另一端、+1.2V相连；

HT7550-1芯片VR3的Vin脚分别与电容C61～63一端、+5V相连，C61～63另一端分别与GND、VR3的GND脚、电容C65负极、电容C86一端、电容C88一端、电容C89一端、电容C93一端相连，C65正极分别与VR3的Vout脚、电容C86另一端、电容C88另一端、电容C89另一端、电容C93另一端、+2.5V相连；

SP3485芯片U65的1脚接B4，U65的2、3脚接D5，U65的4脚接D6；U65的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R275分别与B、GND相连，电阻R2765分别与A、+3.3V相连。

U22的L5脚接+2.5V，U22的N4脚接+1.2V，U22的F12脚接+2.5V，U22的D13脚接+1.2V，U22的E12、M5脚接GND；

U22的H4脚通过电阻R121分别与+2.5V、电阻R131一端、U22的H12脚相连，U22的H3脚通过电阻R128接GND，R131另一端接U22的J5脚；

U22的H13脚分别与U22的G12脚、GND、电阻R241一端相连，R241另一端接U22的J3脚；

U22的H14脚通过电阻R252接+3.3V，U22的H5脚通过电阻R253接+3.3V，U22的F4脚通过电阻R254接+3.3V；

JTAG-10-FPGA接口JTAG1的2、10脚接GND，JTAG1的4脚接+2.5V；

U22的E3、G3、K3、M3、P4、P7、T1、P10、P13、T16、K14、M14、E14、G14、A16、C10、C13、A1、C4、C7脚接+3.3V，U22的G6～G10、H6、H11、K7脚接+1.2V；

晶振XTAL1的2脚接GND，XTAL1的3脚接CLK_1，XTAL1的4脚接+3.3V；

M25P16芯片U30的6、5、2、8脚分别与EPCS_CLK、EPCS_ASDO、EPCS_DATA0、+3.3V对应相连，U30的4脚接GND，U30的3、7脚接+3.3V，U30的1脚接EPCS_CS。

所述功率主电路包括空气开关K1，K1一端与市电相连，K1另一端与变压器T1原边相连，T1第一副边一端分别与二极管D1阴极、IGBT Q2的漏极、Q2_D相连，D1的阳极分别与IGBT Q1的源极、Q1_S相连，Q1的门极接Q1_B，Q1的漏极分别与Q1_D、二极管D2阴极、共模电感L2的1脚相连，D2阳极分别与Q2的源极、Q2_S相连，Q2的门极接Q2_B，L2的3脚接T1第一副边另一端；

L2的2脚分别与二极管D5阳极、二极管D7阴极相连，D5阴极分别与二极管D6阴极、电感L1一端相连，L1另一端分别与电容C6一端、NPN三极管Q3集电极相连，Q3基极接Q3_B，Q3发射极分别与Q3_S、电容C1～C4一端、IGBT Q4漏极、IGBT Q5漏极相连，C1～C4另一端分别与电容C9～C12一端、Q4源极、Q4_S、IGBT Q6漏极、主变压器T2原边一端相连，T2原边另一端分别与电容C7一端、电容C8一端、电容C13一端、电容C14一端、电容C5一端相连，电容C7另一端、电容C8另一端、电容C13另一端、电容C14另一端、电容C5另一端分别与Q5_S、Q5源极、IGBTQ7漏极相连，Q7源极分别与PGND、Q6源极、电容C9～C12另一端、C6另一端、D7阳极、二极管D8阳极相连，D8阴极分别与L2的4脚、D6阳极相连；

T2第一副边一端分别与电容C110～C115一端相连，C110～C115另一端接二脚接插件P8的1脚，P8的2脚通过电流互感器T3原边接T2第一副边另一端。

Q4、Q5、Q6、Q7可采用FZ800R33KF2C型号的IGBT。

图中D1、Q1、D2、Q2及U33部分组成降压式调功电路，可以灵活的在每个交流周期的过零点开通，而在达到或接近90°之前进行关断，并可在超过90°以后和180°前进行二次开通，这样大大降低了对电网最高电位点的电流冲击；极大的提高了设备的功率因数。

如图所示，T1B绕组35T，T1A绕组165T，将单相220V交流电升至1100V。

电路的输入端存在容量巨大的滤波电容，由于电容特性，其上电瞬间近似于短路，导致对前端整流桥的电流冲击极大，甚至击穿整流桥。本发明大功率NPN三极管Q3安装在整流桥和输入滤波电容中间，上电前三极管工作在截止区；此时整流桥电流为0；系统上电后，通过微处理器检测电容端电压；

系统初次上电时候，全部微处理器部分，供电又AC220转DC15供电而来，全部微处理器优先于主电路部分开始工作。当U5系统自检成功，与其他RS485总线上从机微处理器进行通讯，获取数据，其他微处理器启动完成后，发送给U34微处理器，进入主电路启动状态，U34通过VP1电压传感器，检测出Q3_S对PGND端电压低于30V时(Q3_S对PGND端电压就是C1、C2、C3、C4、C9、C10、C11、C12组滤波电容端电压)，判断为必须防浪涌启动，通过控制Q3工作在放大区（Q3与滤波电容组为串联关系）在放大区的Q3可以通过其IB电流的大小限制对电容组充电电流的大小，从而防止浪涌对前端电路得损害。

其中IB电流的控制函数为：

if(VP1<(220*1.414)/0.75){IB = 0.67mA}else{IB = 1.5A};

通过驱动电路控制三极管Q3缓慢的从截止区进入放大区，因为工作在放大区的三极管介入，整流桥的电流始终被限制在安全范围以内；当滤波电容电压缓慢上升后；达到75%的额定电压后；防浪涌三极管Q3进入放大区，完成一次防浪涌电流的目的。因其防浪涌工作时间非常短暂，并在未完成浪涌工作时，H桥谐振电路（Q4-Q7）并未工作，其散热装置无温升产生；所以大功率三极管Q3与H桥IGBT共用同散热器并无需增大其原始散热器体积。

所述电流采集部分包括可调基准源控制电路、线性驱动电路、电压基准阵列和电压比较器阵列，可调基准源控制电路的输出端口与电压基准阵列的输入端口相连，电压基准阵列的输出端分别与电压比较器阵列的输入端、FPGA相连，线性驱动电路的输出端口与电压比较器阵列的输入端相连。

所述可调基准源控制电路包括AD/DC_POW芯片U44，U44的1脚接市电L，U44的2脚接市电N，U44的3脚分别与+15VA、电容C126一端、电容C127正极、电阻R307一端、NPN三极管Q17集电极相连，R307另一端分别与Q17基极、光耦OP3输出端集电极相连，光耦OP3输出端发射极分别与电容C126另一端、电容C127负极、U44的4脚、电阻R309一端、GND相连；Q17发射极通过电阻R308分别与电阻R309另一端、VRE_1相连；

OP3输入端阳极分别与电阻R305一端、电阻R306一端相连，R305另一端分别与电容C123正极、电容C122一端、+15VA相连，C122另一端分别与GND、C123负极、TL431芯片U46的2脚、X9C103芯片U45的3脚、U45的4脚、电容C124一端、电容C125一端相连；C124、C125另一端接U45的8脚、+3.3V，U45的7、2、1脚分别与J12、J14、J15对应相连；U45的5脚分别与U46的1脚、R306另一端相连，U46的3脚接OP3输入端阴极。

所述电压基准阵列包括电阻R10，R10一端接VRE_1，R10另一端依次通过电阻、R15～R17、R25、R30～R32、R37、R42～R44、R49、R54～R56、R61、R66、R67、R68、R73、R78～80、R85、R90～92、R97、R102～104、R109、R110、R115、R116、R122、R123、R129、R130、R136、R137、R142、R143、R148、R149、R154、R155、R160、R161、R166、R167、R172、R173、R178、R179、R184、R185、R190、R191、R196、R197、R202、R203接X9C103芯片U18的5脚，U18的3脚分别与GND、V、RE_1、U18的4脚、电容C20一端、电容C21一端相连，C20另一端分别与+3.3V、U18的8脚、C21另一端相连，U18的7、2、1分别与L6、K6、J6对应相连。

所述电压比较器阵列包括MAX9140芯片U1、U2、U3、U4、U5、U6、U7、U8、U9、U10、U11、U12、U13、U14、U15、U16、U17，U1～U17的4脚分别与电容C17正极、电容C18一端、+5V相连，U1～U17的11脚分别与电容C17负极、电容C18另一端、GND相连；

U1～U17的3、5、12、10脚接ADC0，U1～U17的9脚分别与V15、V30～V16对应连接，U1～U17的13脚分别与V31、V14～V0对应连接，U1～U17的6脚分别与V47～V32对应连接，U1～U17的2脚分别与V 63～V 48对应连接；

U1～U17的8脚分别通过1K电阻与K2、F3、D2、D1、G5、F2、F1、G2、G1、G16、G15、F13、F16、F15、B16、F14对应连接，K2、F3、D2、D1、G5、F2、F1、G2、G1、G16、G15、F13、F16、F15、B16、F14分别通过2K电阻接GND；

U1～U17的14脚分别通过1K电阻与C2、K1、L2、L1、L3、N2、N1、K5、L4、R1、P2、P1、D4、E5、F5、B1对应连接，C2、K1、L2、L1、L3、N2、N1、K5、L4、R1、P2、P1、D4、E5、F5、B1分别通过2K电阻接GND；

U1～U17的7脚分别通过1K电阻与D16、D15、G11、C16、C15、R9、T9、K9、L9、M9、N9、R10、T10、R11、T11、R12对应连接，D16、D15、G11、C16、C15、R9、T9、K9、L9、M9、N9、R10、T10、R11、T11、R12分别通过2K电阻接GND；

U1～U17的1脚分别通过1K电阻与T12、K10、L10、P9、P11、R13、T13、M10、N11、T14、T15、R14、P14、L11、M11、N12对应连接，T12、K10、L10、P9、P11、R13、T13、M10、N11、T14、T15、R14、P14、L11、M11、N12分别通过2K电阻接GND。

线性驱动电路包括MOSFET-N管Q21，Q21的漏极分别与ADC0、稳压管ZD2阴极、二极管D9阴极相连，Q21源极分别与GND、ZD2阴极、电容C16一端、电流互感器T3副边一端相连，T3副边另一端分别与电容C15一端、D9阳极相连，C15另一端分别与C16另一端、FG相连；

+15VA分别与电容C121一端、电容C120正极、电阻R304一端相连，R304另一端分别与电阻R303一端、光耦OP2输入端阳极相连，光耦OP2输入端阴极接TL431芯片U43的3脚，U43的2脚分别与GND、电容C121另一端、电容C120负极、X9C103芯片U42的3脚、U42的4脚、电容C99一端、电容C98一端相连，U43的1脚分别与电阻R303另一端、U42的5脚相连，U42的1、2、7脚分别与J13、J2、J1对应相连，U42的8脚分别与电容C99另一端、电容C98另一端相连；

L接AD/DC_POW芯片U41的1脚，U41的2脚接N，U41的3脚分别与+15VA、电容C97一端、电容C96正极、电阻R302一端、NPN三极管Q16集电极相连，R302另一端分别与Q16基极、OP2输出端集电极相连，OP2输出端发射极分别与U41的4脚、C97另一端、C96负极、电阻R300一端、GND相连，R300另一端分别与Q21_G、电阻R301一端相连，电阻R301另一端接Q16的发射极。

通过T3A电磁互感型电流传感器采集输出侧电流，该电流为感应加热负载电流。本发明通过基准阵列电路、电压比较器阵列电路、底层可变基准电压电路、FPGA电路，进行高速的对输出侧电流进行采集；利用电磁互感型电流传感器电路的高速转换率将输出侧电流进行按比例转换成电压信号，通过并保存完整的还原实际电流波形形状及电流真有效值，提供给主处理器U5。

U5正常启动后配置U5外设，通过U63接入RS485内部总线，通过U39建立与微处理器U33的通讯连接，获取U33的启动状态。通过U35建立与微处理器U34的通讯连接，获取U34的启动状态。通过U65获取U22现场可编程门阵列（FPGA）的启动状态。

U5通过内部RS485总线控制U33进去50%调压状态，控制U34进入防浪涌启动工作。U5同过于U34进行通讯确定防浪涌启动结束。U5通过内部RS485总线与U65和U22（FPGA）建立通讯，通过U22输出四路H桥驱动信号；通过U21、U28、U36、U38隔离性IGBT驱动芯片，进行驱动H桥电路（Q4、Q5、Q6、Q7）；进行扫频。U5通过内部RS485总线得到U22扫频完成的信息后；通过RS485总线；控制U33进行100调转状态；进行全功率输出。

U5在控制周期中，均通过U64获取外部检点热电偶所测量的温度值；并通过自整定PID控制U33的调压值来控制输出功率，使之控制加热工件的温度符合恒温度的设定值。U22微调整H桥的工作频率，使整机始终与加热工件工作在谐振点。如果在微调整过程中未找到合适的谐振点（例如工件加热达到居里温度），U22会重新从设备所支持的最低频率扫频至最高频率再次进行扫频获取新谐振点，并固定在新谐振点继续工作。

本发明电流采集部分包括63个分压电阻和一个数字可调电阻组成64位分压电路；由64个超高速电压比较组成电压比较器阵列。

本发明Q21工作在可变电阻区作为电流转电压电路，通过T3电磁互感型电流传感器通过公式 N1:N2=V1:V2=1/A1:1/A2 ;可得互感型电流传感器T3B端输出电流为T3A端1/5000，根据欧姆定律U=I*R；因Q21通过U22控制工作在可变电阻区；所以其Q21的电阻值可动态改变；T3B的电流适中在其后端取样阵列的敏感区间之内。

采集电流通过互感器经过整流电路通过电阻转换将输出端电流转换成电压信号。

通过电流互感器得到与输出电流特性相同电流按比例缩小的电流信号；通过工作在可变电阻区的Q21场效应管将电流信号转换成电压信号，电压信号通过由底层可变基准源及63位分压电阻组成的电压参考阵列加载到64位电压比较器的同相端，电压比较器的输出端接入FPGA。其中Q21在可变电阻区阻值变化由FPGA通过线性驱动电路控制，电阻分压阵列的底层基准源阻值由FPGA驱动。

互感型电流传感器其电流电压转换结果，VER_1的电压值可以通过其对地的电阻而同比增加，即电阻越大电压越高反之亦然。当被测电流较大时；可以通过调整Q21场效应管将其在可变电阻的等效电阻值降低至后端采集电路的敏感范围内；同样如果被测电流较小时，可以通过调整Q21场效应管将其可变电阻区的等效电阻值增值后端采集电路的敏感范围内，以获得最佳的采集精度。而电阻分压阵列的底层可变基准的作用在于，当在需要测量的电流值其某段范围需要高精度测量的时候的，通过调整底层的电压基准调整到所需测量范围最小值作为检测范围启动的阀值，将剩余范围作为63位的高分辨率检测范围。例如在测量某50A高频电流时；通过调整底层可变基准和电压比较器阵列的反向输入端参考基准将其测量范围测定在45A至55A之间；提高检测电流值的精度。

驱动电路包括KP103芯片U21、 U28、 U36、 U38，U21的4脚接+15V、U21的5脚接GND、U21的2脚分别与电阻R214一端、电容C26一端相连，C26另一端分别与R214另一端、+15V相连，U21的3脚接S8050三极管Q9集电极相连，Q9基极分别与电阻R222一端、电阻R223一端相连，R222另一端接A3，R223另一端分别与GND、Q9发射极相连；U21的13脚通过电阻R224接光耦U26输入端阴极，U26输入端阳极接U21的18脚，U26输出端发射极接A8，U26输出端集电极接+3.3V，U21的17脚分别与电阻R213一端、双向稳压二极管ZD4一端、Q4_S相连，U21的16、15脚接电阻R212一端，R212另一端分别与R213另一端、ZD4另一端、Q4_B相连，U21的12脚通过稳压二极管接二极管D11阳极，D11阴极接Q3_S；

U28的4脚接+15V、U28的5脚接GND、U28的2脚分别与电阻R233一端、电容C57一端相连，C57另一端分别与R233另一端、+15V相连，U28的3脚接S8050三极管Q12集电极相连，Q12基极分别与电阻R238一端、电阻R239一端相连，R238另一端接B3，R239另一端分别与GND、Q12发射极相连；U28的13脚通过电阻R240接光耦U32输入端阴极，U32输入端阳极接U28的18脚，U32输出端发射极接B8，U32输出端集电极接+3.3V，U28的17脚分别与电阻R232一端、双向稳压二极管ZD6一端、Q5_S相连，U28的16、15脚接电阻R230一端，R230另一端分别与R232另一端、ZD6另一端、Q5_B相连，U28的12脚通过稳压二极管接二极管D13阳极，D13阴极接Q3_S；

U36的4脚接+15V、U36的5脚接GND、U36的2脚分别与电阻R246一端、电容C64一端相连，C64另一端分别与R246另一端、+15V相连，U36的3脚接S8050三极管Q13集电极相连，Q13基极分别与电阻R248一端、电阻R247一端相连，R247另一端接C3，R248另一端分别与GND、Q13发射极相连；U36的13脚通过电阻R249接光耦U37输入端阴极，U37输入端阳极接U36的18脚，U37输出端发射极接C8，U37输出端集电极接+3.3V，U36的17脚分别与电阻R245一端、双向稳压二极管ZD7一端、PGND相连，U36的16、15脚接电阻R244一端，R244另一端分别与R245另一端、ZD7另一端、Q6_B相连，U36的12脚通过稳压二极管接二极管D14阳极，D14阴极接Q4_S；

U38的4脚接+15V、U38的5脚接GND、U38的2脚分别与电阻R261一端、电容C87一端相连，C87另一端分别与R261另一端、+15V相连，U38的3脚接S8050三极管Q14集电极相连，Q14基极分别与电阻R265一端、电阻R266一端相连，R265另一端接D3，R266另一端分别与GND、Q14发射极相连；U38的13脚通过电阻R267接光耦U40输入端阴极，U40输入端阳极接U38的18脚，U40输出端发射极接D8，U40输出端集电极接+3.3V，U38的17脚分别与电阻R260一端、双向稳压二极管ZD8一端、PGND相连，U38的16、15脚接电阻R259一端，R259另一端分别与R260另一端、ZD8另一端、Q7_B相连，U38的12脚通过稳压二极管接二极管D15阳极，D15阴极接Q5_S。

U21、U28、U36、U38用于驱动IGBT Q4～Q7，经过微处理器U22 或FPGA输出的PMM信号或者高低电平信号经过该电路后；转换成同相位同频率同脉宽的正15V负9V（高电平对应+15V导通IGBT，低电平对应-9V关断IGBT） 电流9A以上的具有驱动功率的信号连接IGBT控制器导通与关断。KP103具有IGBT过零时快速关断IGBT进行保护。

Q1的过流信号通过U27的18、13脚通过U31反馈给微处理器U33_PA7。

Q2的过流信号通过U20的18、13脚通过U25反馈给微处理器U33_PA5。

Q4的过流信号通过U21的18、13脚通过U26反馈给微处理器U22_A8。

Q5的过流信号通过U28的18、13脚通过U32反馈给微处理器U22_B8。

Q6的过流信号通过U36的18、13脚通过U37反馈给微处理器U22_C8。

Q7的过流信号通过U38的18、13脚通过U40反馈给微处理器U22_D8。

U5主处理器电路的USART3（同异步串行通讯）端口连接U63，U63接入整机内部RS485总线，U5为内部RS485总线主机模式接入RS485总线。

FPGA(U22)内部通过软件建立有NIOS_II软核及同异步串行通讯软核，通过PIO的B4、D5、D6连接至U65，由U65连接至整机内部RS485总线，U22作为内部RS485从机模式接入RS485总线。

其中U22 FPGA通过VerilogHDL语言所编写的FPGA硬件单元建立的高速H桥驱动信号模块。

所述驱动电路包括KP103芯片U20、U27，U20的4脚接+15V、U20的5脚接GND、U20的2脚分别与电阻R211一端、电容C25一端相连，C25另一端分别与R211另一端、+15V相连，U20的3脚接S8050三极管Q8集电极相连，Q8基极分别与电阻R217一端、电阻R218一端相连，R217另一端接U33_PA6，R218另一端分别与GND、Q8发射极相连；U20的13脚通过电阻R219接光耦U25输入端阴极，U25输入端阳极接U20的18脚，U25输出端发射极接U33_PA7，U25输出端集电极接+3.3V，U20的17脚分别与电阻R210一端、双向稳压二极管ZD3一端、Q2_S相连，U20的16、15脚接电阻R209一端，R209另一端分别与R210另一端、ZD3另一端、Q2_B相连，U20的12脚通过稳压二极管接二极管D10阳极，D10阴极接Q2_D；

U27的4脚接+15V、U27的5脚接GND、U27的2脚分别与电阻R229一端、电容C54一端相连，C54另一端分别与R229另一端、+15V相连，U27的3脚接S8050三极管Q11集电极相连，Q11基极分别与电阻R234一端、电阻R235一端相连，R234另一端接U33_PA4，R235另一端分别与GND、Q11发射极相连；U27的13脚通过电阻R236接光耦U31输入端阴极，U31输入端阳极接U27的18脚，U31输出端发射极接U33_PA5，U31输出端集电极接+3.3V，U27的17脚分别与电阻R228一端、双向稳压二极管ZD5一端、Q1_S相连，U27的16、15脚接电阻R225一端，R225另一端分别与R228另一端、ZD5另一端、Q1_B相连，U27的12脚通过稳压二极管接二极管D12阳极，D12阴极接Q1_D；

STM32F030F4芯片U33的12脚接U33_PA6，STM32F030F4芯片U33的13脚接U33_PA7，STM32F030F4芯片U33的10脚接U33_PA4，STM32F030F4芯片U33的11脚接U33_PA5；

U33的1脚通过电阻R250接GND，四脚接插件P5的1脚分别与+3.3V、电容C90一端相连，C90另一端分别与GND、P5的4脚相连，P5的2、3脚分别与U33的19、20脚对应相连；

电容C100～104并联在+3.3V与GND之间。

将输入单向交流的正弦波分为正负2个半轴，2个馒头波。Q2在正半轴开通和关断，Q1在负半轴开通和关断。以Q2正半周调功举例，而负半周控制原理与正半轴Q1相同，仅仅控制周期是在输入交流电的负半轴。

通过微处理器的内部定时器T1中断，设定时器溢出中断时间为每半周周期的1/100时间，通过双向计数器，最大计数值为双向50，从正半周的过零点开始从50开始递减，当正半周最大值时为计数值0，而后开始递增，到正半周结束时计数值为50。设计电压调整值0-50，其中0为最高电压，50位最小电压，每次T1发生中断计数器发生变化后；与电压调整值进行对比，调整值大于计数值的时候，就关闭Q2管，否则开通Q2。在下周正半周期过零点的时候，在从新开通。

根据U5的RS485通讯命令；需要最大功率输出的时，Q2和Q1每个半周期均直至开通，后端整流滤波电路接收到完整的馒头波波形；其电压幅值最高。

所述驱动电路包括X9C103芯片U24，U24的5脚分别与电阻R208一端、TL431芯片U23的1脚相连，R208另一端分别与电阻R207一端、光耦OP1输入端阳极相连，OP1输入端阴极接U23的3脚，U23的2脚分别与GND、电容C27、电容C28负极、U24的3脚、U23的2脚、U24的4脚、电容C29一端、电容C30一端相连，U24的8脚分别与+3.3V、电容C29另一端、电容C30另一端相连，U24的1、2、7脚分别与U34_PA4、U34_PA5、U34_PA6对应连接，+15V分别与C27另一端、C28另一端、R207另一端相连；

AD/DC_POW芯片U29的1脚接市电L，U29的2脚接市电N，U29的3脚分别与+15V、电容C59一端、电容C60正极、电阻R231一端、NPN三极管Q10集电极相连，R231另一端分别与Q10基极、OP1输出端集电极相连，OP1输出端发射极分别与U29的4脚、C59另一端、C60负极、电阻R237一端、Q3_S相连，R237另一端分别与Q3_B、电阻R226一端相连，R226另一端接Q10发射极；

STM32F030F4芯片U34的10、11、12分别与U34_PA4、U34_PA5、U34_PA6对应连接，U34的1接通过电阻R251接GND，四角接插接P6的1脚分别与+3.3V、电容C91一端相连，C91另一端分别与P6的4脚、GND相连，P6的2、3脚分别与U34_TMS、U34_TCK对应相连；

电容C105～109并联在+3.3V与GND之间。

U34通过10脚11脚12脚分别连接U24的1脚2脚7脚；U24芯片型号为X9C103为数字可变电阻芯片，该芯片的功能是通过控制其1脚2脚和7脚，可以改变5脚和3脚之间的电阻值。U24芯片的型号为TL431其功能为2.5V基准源芯片。其功能为该芯片的1脚和2脚之间的电压始终保持在2.5V；当电压高于2.5V时，芯片会降低3脚到2脚的电阻值，当2脚电平低于2.5V时，会增加3脚到2脚的阻值，该电路与光耦组合使用组成隔离性电压采样反馈电路。

微处理器U34通过3个GPIO引脚控制U24的5脚和3脚的电阻值。

通过电阻R208与U24的5脚和3脚组成电阻分压电路。

U23与OP1原边组成串联电路，其OP1原边的电流受R207和U23限制；其中R207阻值固定不变。

据前所述芯片U23芯片TL431的特性，通过改变1脚和2脚分压情况，可控制其OP1电流，从而改变OP1副边光敏三极管的导通深度。

U29为AD220V转DC15V电源变换器，该15V电源通过Q10和R226到Q3的B极，Q10的IB电流受OP1的副边控制，当OP1副边导通深度大时，Q10的IB电流降低反之亦然，Q10的IB电流的减小，造成Q10的进入放大区，从而控制Q3的IB电流，控制Q3的工作状态。致使U34微处理器通过控制可使Q3工作在线性区（放大区），对设备进行防浪涌的保护。

还包括输入交流电过零捕获电路（U33获取输入交流过零捕获信号；控制Q1和Q2，实现降压调功功能。U5通过RS485与U33通讯，将控制值传给U33）。

输入交流电过零捕获电路包括变压器T1第二副边，T1第二副边一端依次通过二极管D3、电阻R1接光耦U49输入端阳极，U49输入端阴极分别与T1第二副边中心抽头、光耦U50输入端阴极相连，U50输入端阳极依次通过电阻R255、二极管D4接T1第二副边另一端；

U49输出端集电极接+3.3V，U49输出端发射极接U33_PB1，U50输出端发射极接U33_PB2，U50输出端集电极接+3.3V。

所述RS485总线第一监听部分包括SP3485芯片U39，U39的1脚接U33_PA3，U39的2、3脚接U33_PA1，U39的4脚接U33_PA2，U39的5～8脚分别与GND、A、B、+3.3V对应相连，电阻R263两端分别与B、GND相连，电阻R264两端分别与A、+3.3V相连。

微处理器（U33）和RS485通讯总线电路，作为RS485从机时刻监听RS485总线上报文数据。根据总线上RS485主机发送的给本机的命令对IGBT管Q1和Q2的导通与关断的时长进行控制。U33程序中配置内部定时器TIM1其定时器每100uS产生一次定时器溢出中断并失能该定时器（配置好但不启动）。配置外部下降沿中断脚PB1引脚和PB2引脚，PB1外接至输入交流电过零保护电路U49二次侧，PB2接至U50，T1C、D绕组为交流输入主变压器的一组降压辅助绕组，该绕组有中心抽头；根据其同名端关系,当交流输入从正半周（同名端为高电平）到零后，其经过二极管D3至U49在U49二次侧（PB1处）可以到一矩形波其下降沿就是其负半周的过零点；Q1的导通开始时刻。反之亦然为Q2的导通开始时刻（Q2的过零捕获电路为D4和U50）。在U49二次侧得到其的下降沿触发了微处理器电路U33的PB1下降沿外部中断服务函数；其函数内首先导通Q1管，并对全局计数器COUN1进行赋值0；使能TIM1定时器，TIM1使能后没100uS产生一次TIM1溢出中断，在每次进入该服务函后，均对COUN1的值对RS485总线上主机发送导通时长数值进行比较；当COUN1的值等于其值后；使Q1立即关断。并失能TIM1定时器。当次半周期结束U50二次侧将产生下降沿；此时PB2输入下降沿中断服务函数，并相应的通过COUN1计数来控制Q2导通时长，其实现原理与Q1部分相同。

所述RS485总线第二监听部分包括SP3485芯片U35，U35的1脚接U34_PA3，U35的2、3脚接U34_PA1，U35的4脚接U34_PA2，U35的5、6、7、8脚分别与GND、A、B、+3.3V对应相连；

电阻R242两端分别与B、GND相连，电阻R243两端分别与A、+3.3V相连。

微处理器（U34）和RS485通讯总线电路，作为RS485从机时刻监听RS485总线上报文数据。根据总线上RS485主机发送的给本机的命令进行相应的控制Q3三极管的IB电流使其工作在放大区或饱和区。在整机上电初期；Q3因为没有得到RS485通讯总线上的主机的命令，微处理器控制Q3工作在截止区，此时Q3没有电流流过。当主机控制器U5进入启动模式后，通过RS485通讯总线命令微处理器最小电路（U34）进入启动模式后，微处理器通过控制Q3的IB电流使其从截止区缓慢进入放大区，并时刻通过VP1检测Q3_S和PGND间电压；当电压达到2/3(*220*1.414)时,控制Q3进入饱和区，进行正常的运行模式。其中U24、U29、U23、OP1及外围电路组成数字可控线性驱动电路，该电路可由微处理器U34通过3位GPIO控制U24的5脚与3之间的阻值。当U24其5脚3脚阻值发生变化后，通过U23的1脚基准电压发生变化，导致U23的3脚2脚电阻发生变化，又而改变OP1一次侧的发光功率导致二次侧对Q10的IB的影响；从而改变Q3的IB电流；控制器U34在负荷的工作范围和工作区中。

还包括电压传感器电路，电压传感器电路包括HBV10A3.3芯片VP1，VP1的1脚依次通过电阻R216、R215接Q3_S，VP1的2脚依次通过电阻R221、R220接PGND，VP1的4、5、6脚分别与U43_PA7、GND、+3.3V对应相连；

电阻R227一端分别与U34_PA7、电容C58一端相连，R227另一端分别与GND、C58另一端相连。

电压传感器VP1采集Q3_S与PGND两端的电压（主储能滤波电容电压）。通过获取该位置电压用于：输入防浪涌保护、设备的输出功率计算、降压调控控制。

可以理解的是，以上关于本发明的具体描述，仅用于说明本发明而并非受限于本发明实施例所描述的技术方案，本领域的普通技术人员应当理解，仍然可以对本发明进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本发明的保护范围之内。

Claims (2)

1.一种感应加热电源电路，包括主处理器、FPGA、功率主电路、电流采集部分、RS485总线第一监听部分、RS485总线第二监听部分和驱动电路，其特征在于驱动电路的控制信号输入端口与主处理器的控制信号输出端口相连，驱动电路的信号传输端口与FPGA的信号传输端口相连，驱动电路的控制信号输出端口与功率主电路的控制信号输入端口相连；

电流采集部分的信号传输端口与FPGA的信号传输端口相连；

RS485总线第一监听部分的信号输入端口与驱动电路的信号输出端口相连；

RS485总线第二监听部分的信号输入端口与驱动电路的信号输出端口相连；

功率主电路的电能输入端接单相市电；

所述主处理器采用STM32H743IIT6 ARM处理器U5，U5的158、148、135、126、113、102、90、71、61、22、14脚接地，U5的172、159、149、136、127、114、103、91、82、72、62、49、36、23、15接+3.3V；

MPM-20-12芯片U55的1脚接UU9.8共模电感L5的2脚，L5的1脚分别与变阻器R299一端、保险丝F1一端相连，F1另一端接L，R299另一端分别与N、L5的3脚相连，L5的4脚接U55的2脚，U55的3脚分别与电容C203一端、电容C204正极、+12V相连，C203另一端分别与U55的4脚、C204负极、GND相连；

电阻R2一端接U5_BOOT0，R2另一端接GND；

SP3485芯片U60的1脚接U5_PA3，U60的2、3脚接U5_PA1，U60的4脚接U5_PA2，U60的5～8脚分别与GND、A、B、+3.3V对应相连，电阻R290分别与B、GND相连，电阻R291分别与A、+3.3V相连；

SP3485芯片U64的1脚接U5_PA10，U64的2、3脚接U5_PA8，U64的4脚接U5_PA92，U64的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R292分别与B、GND相连，电阻R293分别与A、+3.3V相连；

SP3485芯片U63的1脚接U5_PA10，U63的2、3脚接U5_PA8，U63的4脚接U5_PA9，U63的5、6、7、8脚分别与GND、A、B、+3.3V对应相连，电阻R294分别与B、GND相连，电阻R295分别与A、+3.3V相连；

电容C85、C69～C82并联接在+3.3V、GND之间；

+3.3V通过电阻R24分别与RESET、电容C84一端、开关SW1一端相连，C84另一端分别与GND、SW1另一端相连；

SD8942/A6166芯片U19的1脚通过电容C19分别与U19的6脚、电感L3一端相连，L3另一端分别与+5V、电阻R206一端相连，R206另一端分别与电阻R205一端、U19的3脚相连，R205另一端分别与GND、U19的2脚相连，U19的4脚通过电阻R204分别与U19的5脚、+12V、电容C22一端、电容C23一端、电容C24一端相连，C22另一端分别与C23另一端、C24另一端、GND相连；

4脚接插件P3的1脚接GND，P3的3脚分别与U5_JTMS、电阻R19一端相连，R19另一端接+3.3V，P3的2脚分别与U5_JTCK、电阻R22一端相连，R22另一端接GND，P3的1脚接GND；

晶振Y1的4脚接GND，Y1的1脚分别与U5_OSC_OUT、电容C67一端相连，C67另一端分别与GND、Y1的2脚、电容C68一端相连，C68另一端分别与Y1的3脚、U5_OSC_IN相连；

晶振Y2的一端分别与电容C66一端、U5_OSC32_IN相连，C66另一端分别与GND、电容C83一端相连，C83另一端分别与Y2的另一端、U5_OSC32_OUT相连。

2.根据权利要求所述一种感应加热电源电路，其特征在于U5的171脚通过电阻R5分别与U5的37脚、电容C43一端、C44一端、GND相连，C43另一端分别与U5的39脚、C44另一端、电阻R4一端相连，R4另一端接+3.3V；

U5的125脚通过电容C41分别与GND、电容C39一端相连，C39另一端接U5的81脚；

U5的38脚分别与+3.3V、电容C40一端相连，C40另一端接GND；

U5的6脚分别与+3.3V、电容C36一端相连，C36另一端分别与GND、电阻R8一端相连，R8另一端接U5的48脚；

U5的166脚接U5_BOOT0；

U5的31脚接RESET。

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