CN112073084B - Ads-b收发芯片和ads-b收发机 - Google Patents

Abstract

本发明涉及一种ADS‑B收发芯片和ADS‑B收发机。ADS‑B收发芯片包括：射频接收前端和射频发射前端；射频接收前端和射频发射前端均连接频率综合器，频率综合器用于提供射频本振信号；射频接收前端和射频发射前端还分别连接数字基带和微控制器；数字基带与微控制器连接。相较于传统的ADS‑B收发芯片和ADS‑B收发机，本发明可以实现更小面积、更低功耗以及更高的可靠性。

Description

ADS-B收发芯片和ADS-B收发机

技术领域

本发明涉及集成电路技术领域，特别是涉及一种ADS-B收发芯片和ADS-B收发机。

背景技术

ADS-B(Automatic Dependent Surveillance-Broadcast，广播式自动相关监视)采用全向广播方式播发空对空、空对地报告，由飞机自动向周围的飞机、车辆和地面接收装置发射自身的位置等信息，除了实现空对空相互监视、空对地监视外，还可实现其它多方面的功能：空中飞机可自动识别相互位置，保持间隔，避免碰撞；地面导航指挥系统通过ADS-B可以对使用终端和空中飞行器实施导航、监视和指挥；从而使飞行器、机场地面上的飞机、机场地面车辆保持一定的安全距离，起到监视和防撞的作用。

目前的ADS-B收发机大多是采用分立元器件实现的，包括射频前端部分、基带信号处理部分以及用于射频参数控制与外部接口的MCU部分，专利“轻便型ADS-B收发机”(专利号：201711113568.4)、专利“ADS-B接收机”(专利号：201910450630.1)以及专利“高灵敏度星载ADS-B接收机”(专利号：201410338793.8)均属于此种情况，此型收发机具有体积大、功耗高、可靠性低的缺点，无法或者很难应用于负载能力有限或者对可靠性要求较高的装载平台。专利“一种集成射频的ADS-B芯片”(专利号：201711097370.1)针对上述情况提出了一种针对ADS-B信号体制的芯片集成方案，但是其射频前端部分采用了超外差结构，必须通过外置SAW镜像抑制滤波器改善接收链路的噪声性能，增加了设计成本；同时发射射频前端采用传统的DAC+滤波+上变频+功率放大器模式，电路设计复杂度较高；由于收发链路中对本振信号的频率需求不同，该专利在收发链路中采用了两个独立的频率综合器，造成的问题是：1)频率综合器之间由于频率牵引带来的带外毛刺会影响接收机的噪声性能；2)两个频率综合器增加了电路设计的复杂度以及芯片的面积和功耗。另外，该专利所述之芯片不宜裁剪，冗余度较高、集成度较低、成本和功耗难控制，不适合对只需要包含ADS-B接收功能且对成本和功耗敏感的消费级平台，例如消费级无人机。

发明内容

基于此，有必要针对上述技术问题，提供一种能够解决冗余度较高、集成度较低、成本和功耗难控制问题的ADS-B收发芯片和ADS-B收发机。

一种ADS-B收发芯片，所述收发芯片包括：

射频接收前端和射频发射前端；所述射频接收前端和所述射频发射前端均连接频率综合器；所述频率综合器用于提供射频本振信号；

所述射频接收前端和所述射频发射前端还分别连接数字基带和微控制器；

所述数字基带与所述微控制器连接；

接收链路上：

所述射频接收前端对输入射频信号依次进行下变频、镜像抑制、抗混叠滤波处理以及模数转换处理，得到数字信号；

所述数字信号输入至所述数字基带，在所述数字基带中进行数字信号调解，得到调解信号；

所述调解信号输入至所述微控制器，通过微控制器的接口转换将所述调解信号发送至外部装载平台；

发送链路上：

所述微处理器采集外部装载平台的位置参数和传感器参数，并将所述位置参数和所述传感器参数发送至所述数字基带；

所述数字基带对所述位置参数和所述传感器参数进行PPM编码，得到PPM编码信号，并将所述PPM编码信号发送至所述射频发射前端；

所述射频发射前端对所述PPM编码信号进行ASK调制，得到ADS-B信号。

在其中一个实施例中，还包括：所述射频接收前端包括依次连接的两级低噪声放大器、正交混频器、复数域镜像抑制/抗混叠滤波器、可变增益放大器以及模数转换器；所述两级低噪声放大器的第一级低噪声放大器用于实现阻抗匹配和低噪声系数；第二级低噪声放大器用于实现单端至差分信号转换；所述正交混频器用于对所述输入射频信号进行下变频处理，并得到所述中频信号；所述复数域镜像抑制/抗混叠滤波器用于对所述中频信号进行镜像抑制处理和抗混叠滤波处理；所述可变增益放大器用于对所述输入射频信号进行增益放大；所述模数转换器用于进行模数转换处理。

在其中一个实施例中，还包括：所述正交混频器为无源双平衡混频器结构；所述正交混频器用于对所述输入射频信号进行复数域下变频处理，得到中频复数信号。

在其中一个实施例中，还包括：所述复数域镜像抑制/抗混叠滤波器为四阶有源RC低通滤波器结构或者四阶g_m-C低通滤波器结构。

在其中一个实施例中，还包括：所述射频发射前端包括依次连接的缓冲器模块、八相双平衡正交上变频混频器、有源LC带通滤波器以及功率放大器；所述缓冲器模块用于限制所述频率综合器输入的射频本振信号的幅度及提供与后级电路的隔离，并输出第一本振信号；所述八相双平衡正交上变频混频器用于对所述第一本振信号进行上变频，输出预设频率的ADS-B信号；所述有源LC带通滤波器用于滤除所述八相双平衡正交上变频混频器中的开关谐波产生的上变频信号；所述功率放大器用于对所述ADS-B信号进行功率放大。

在其中一个实施例中，还包括：缓冲器模块包括I支路缓冲器模块和Q支路缓冲器模块，所述I支路缓冲器模块和Q支路缓冲器模块均通过所述PPM编码信号控制；当所述PPM编码信号为高电平时，所述I支路缓冲器模块和Q支路缓冲器模块正常工作，并输出第一本振信号至后级模块；当所述PPM编码信号为低电平时，所述I支路缓冲器模块和Q支路缓冲器模块不工作。

在其中一个实施例中，还包括：所述八相双平衡正交上变频混频器包括第一八相混频开关、第二八相混频开关、第三八相混频开关和第四八相混频开关；所述第一八相混频开关包括第一至第八共八个开关通道，所述第二八相混频开关包括第九至第十六共八个开关通道，所述第三八相混频开关包括第十七至第二十四共八个开关通道，所述第四八相混频开关包括第二十五至第三十二共八个开关通道；所述第一八相混频开关、第二八相混频开关、第三八相混频开关和第四八相混频开关均通过占空比为50％的第二本振信号控制；所述第一八相混频开关的第一至第八共八个开关通道的开关输入端连接至I支路缓冲模块的正极性输出；所述第二八相混频开关的第九至第十六共八个开关通道的开关输入端连接至I支路缓冲模块的负极性输出；所述第三八相混频开关的第十七至第二十四共八个开关通道的开关输入端连接至Q支路缓冲模块的正极性输出；所述第四八相混频开关的第二十五至第三十二共八个开关通道的开关输入端连接至Q支路缓冲模块的负极性输出；所述第一至第三开关通路、第八开关通路、第十二至第十五开关通路、第十七开关通路、第二十二至第二十四开关通路、第二十六至第二十九开关通路的输出端分别乘以相应的系数并累加输出正极性上变频信号至后级模块；所述第四至第七开关通路、第九至第十一开关通路、第十六开关通路、第十八至第二十一开关通路、第二十五开关通路、第三十至第三十二开关通路的输出端分别乘以相应的系数并累加输出负极性上变频信号至后级模块。

在其中一个实施例中，还包括：占空比为50％的第二本振信号通过TCXO时钟源四分频得到。

在其中一个实施例中，所述八相双平衡正交上变频混频器还包括：比例系数模块和求和模块；所述比例系数模块包括与所述开关通道数量相同的分压电阻；所述求和模块用于将所述第一至第三开关通路、第八开关通路、第十二至第十五开关通路、第十七开关通路、第二十二至第二十四开关通路、第二十六至第二十九开关通路的输出端分别乘以相应的系数之后进行累加操作；以及用于将所述第四至第七开关通路、第九至第十一开关通路、第十六开关通路、第十八至第二十一开关通路、第二十五开关通路、第三十至第三十二开关通路的输出端分别乘以相应的系数之后进行累加操作。

在其中一个实施例中，还提供一种包含上述ADS-B收发芯片的ADS-B收发机。

上述ADS-B收发芯片和ADS-B收发机，包括，射频接收前端和射频发射前端；射频接收前端和射频发射前端均连接频率综合器，频率综合器用于提供射频本振信号；射频接收前端和射频发射前端还分别连接数字基带和微控制器；数字基带与微控制器连接；接收链路上：射频接收前端对输入射频信号依次进行下变频、镜像抑制、抗混叠滤波处理以及模数转换处理，得到数字信号；数字信号输入至数字基带，在数字基带中进行数字信号解调，得到解调信号；解调信号输入至微控制器，通过微控制器的接口转换将解调信号发送至外部装载平台；发送链路上：微处理器采集外部装载平台的位置参数和传感器参数，并将位置参数和传感器参数发送至数字基带；数字基带对位置参数和传感器参数进行PPM编码，得到PPM编码信号，并将PPM编码信号发送至射频发射前端；射频发射前端对PPM编码信号进行ASK调制，得到ADS-B信号。本发明实施例通过将各个模块进行集成，可以实现更小面积、更低功耗以及更高的可靠性。

附图说明

图1为一个实施例中ADS-B收发芯片的结构框图；

图2为一个实施例中ADS-B收发芯片的射频接收前端和射频发射前端的具体电路结构图；

图3为一个实施例中八相双平衡正交上变频混频器和有源LC带通滤波器的具体电路结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在一个实施例中，如图1所示，ADS-B收发芯片，收发芯片包括：

射频接收前端和射频发射前端；射频接收前端和射频发射前端均连接频率综合器；频率综合器用于提供射频本振信号；射频接收前端和射频发射前端还分别连接数字基带和微控制器，数字基带与微控制器连接。

接收链路上：

射频接收前端对输入射频信号依次进行下变频、镜像抑制、抗混叠滤波处理以及模数转换处理，得到数字信号；数字信号输入至数字基带，在数字基带中进行数字信号调解，得到调解信号；调解信号输入至微控制器，通过微控制器的接口转换将调解信号发送至外部装载平台。

发送链路上：

微处理器采集外部装载平台的位置参数和传感器参数，并将位置参数和传感器参数发送至数字基带，数字基带对位置参数和传感器参数进行PPM编码，得到PPM编码信号，并将PPM编码信号发送至射频发射前端；射频发射前端对PPM编码信号进行ASK调制，得到ADS-B信号。

具体的，射频接收前端，采用高集成度的低中频架构，主要用于对输入的射频信号进行低噪声放大、下变频至中频、镜像抑制、抗混叠滤波以及模数转换；射频发射前端，根据数字基带部分产生的PPM编码信号实现ASK调制。频率综合器，主要用于为射频接收前端和射频发射前端提供用于解调和调制的射频本振信号；数字基带，对于接收链路而言，主要用于提供数字下变频、FIR滤波、数字检波、匹配滤波、自相关帧头检测、基于置信度的位判决、CRC检错与纠错、CRC校验等功能，并通过SPI接口将解调报文送至MCU模块，对于发射链路而言，主要用于对微控制器提供的相应载台的位置以及其它传感信息进行PPM编码，并输出至射频发射前端进行ASK调制；微控制器，主要用于实现与载台的数据交换，一方面获取外部载台的位置信息及其它传感信息，另一方面通过微控制器丰富的接口和可配置性可以大大拓展ADS-B收发芯片的平台适应性，同时，微控制器还可用于通过SPI接口对射频接收前端、射频发射前端以及数字基带的相关参数进行灵活配置，进一步增大ADS-B收发芯片的平台适应能力。

在其中一个实施例中，如图2所示，射频接收前端包括依次连接的两级低噪声放大器、正交混频器、复数域镜像抑制/抗混叠滤波器、可变增益放大器以及模数转换器；两级低噪声放大器的第一级低噪声放大器用于实现阻抗匹配和低噪声系数；第二级低噪声放大器用于实现单端至差分信号转换；正交混频器用于对输入射频信号进行下变频处理；复数域镜像抑制/抗混叠滤波器用于进行镜像抑制处理和抗混叠处理；可变增益放大器用于对输入射频信号进行增益放大；模数转换器用于进行模数转换处理。本实施例中，射频前端采用低中频架构实现，集成度更高。

具体的，第一级低噪声放大器采用负反馈结构和噪声抵消功能分别实现阻抗匹配和低噪声系数，第二级低噪声放大器是一个有源balun，主要用于实现第一级低噪声放大器的单端至差分转换，提升芯片的共模性能。

在另一个实施例中，正交混频器为无源双平衡混频器结构，正交混频器用于对输入射频信号进行复数域下变频处理，得到中频复数信号。

本实施例中，采用无源双平衡混频器结构，在减小混频器功耗和噪声的同时，还可以有效地避免较强的射频本振信号至射频输入端以及中频输出端的泄露。

具体的，中频信号的频率可以是+4MHz。

在其中一个实施例中，复数域镜像抑制/抗混叠滤波器为四阶有源RC低通滤波器结构或者四阶g_m-C低通滤波器结构。本实施例中，复数域镜像抑制/抗混叠滤波器主要用于提供接收链路的镜像抑制功能，同时避免后级模数转换器在采样过程中引入的噪声或者有效信号混叠。

具体的，复数域镜像抑制/抗混叠滤波器的中心频率位于+4MHz，通带带宽为4MHz，在-4MHz处的镜像抑制比高于35dB。

在另一个实施例中，可变增益放大器，可以提供的增益范围为0～60dB，增益步进为2dB，主要用于实现接收链路的超大动态范围，为了避免前级电路的直流失配导致后级电路的饱和，可变增益放大器中还采用了直流偏移校准技术；模数转换器，量化精度为12bit，主要用于实现输入模拟中频信号的数字化，并输出量化后的数据至数字基带模块。

在其中一个实施例中，如图2所示，射频发射前端包括依次连接的缓冲器模块、八相双平衡正交上变频混频器、有源LC带通滤波器以及功率放大器；缓冲器模块用于限制频率综合器输入的射频本振信号的幅度及提供与后级电路的隔离，并输出第一本振信号；八相双平衡正交上变频混频器用于对射频本振信号进行上变频，并有效抑制开关频率的-1次谐波(也称为镜像干扰信号)、±3次谐波和±5次谐波，输出预设频率的ADS-B信号；有源LC带通滤波器用于滤除所述八相双平衡正交上变频混频器中的高阶开关谐波(超过5阶)产生的上/下变频信号；功率放大器用于对所述ADS-B信号进行功率放大。

在其中一个实施例中，缓冲器模块包括I支路缓冲器模块和Q支路缓冲器模块，I支路缓冲器模块和Q支路缓冲器模块均通过所述PPM编码信号控制，当PPM编码信号为高电平时，I支路缓冲器模块和Q支路缓冲器模块正常工作，并输出第一本振信号至后级模块；当PPM编码信号为低电平时，I支路缓冲器模块和Q支路缓冲器模块不工作。后级模块指的是缓冲器模块连接的后一个模块，本实施例中具体指的是八相双平衡正交上变频混频器。本实施例中，缓冲器模块用于限制频率综合器输入的第一本振信号的幅度及提供与后级电路的隔离。

在其中一个实施例中，如图3所示，八相双平衡正交上变频混频器包括四组八相混频开关，共32个开关通路组成，其中的第一至第八开关通路(依次对应的第二本振信号相位为0°、45°、90°、135°、180°、225°、270°、315°)的输入端连接至I支路缓冲模块的正极性输出，第九至第十六开关通路(依次对应的第二本振信号相位为0°、45°、90°、135°、180°、225°、270°、315°)的输入端连接至I支路缓冲模块的负极性输出。第十七至第二十四开关通路(依次对应的第二本振信号相位为0°、45°、90°、135°、180°、225°、270°、315°)的输入端连接至Q支路缓冲模块的正极性输出，第二十五至第三十二开关通路(依次对应的第二本振信号相位为0°、45°、90°、135°、180°、225°、270°、315°)的输入端连接至Q支路缓冲模块的负极性输出。第一至第三开关通路、第八开关通路、第十二至第十五开关通路、第十七开关通路、第二十二至第二十四开关通路、第二十六至第二十九开关通路的输出端分别乘以相应的系数并累加输出正极性上变频信号至后级模块。第四至第七开关通路、第九至第十一开关通路、第十六开关通路、第十八至第二十一开关通路、第二十五开关通路、第三十至第三十二开关通路的输出端分别乘以相应的系数并累加输出负极性上变频信号至后级模块。

具体的，第一本振信号的频率为1086MHz，最终输出的ADS-B信号的频率为1090MHz。

另外，占空比为50％的第二本振信号可以通过16MHz的TCXO时钟源四分频得到。TCXO时钟源为板上的时钟源，因此无需再在片内额外集成一个频率综合器，以减小系统设计的复杂度并提高调制解调性能。

本实施例中，八相混频的优点在于可以避免第二本振信号三次和五次谐波的产生，便于后级滤波电路更容易滤除第二本振信号各谐波成分产生的上变频信号，提升发射信号的相邻信道抑制比。

在其中一个实施例中，有源LC带通滤波器，主要用于滤除第二本振信号各谐波成分产生的上变频信号，优化发射链路的带外杂散性能；功率放大器，主要用于进一步放大调制的ADS-B信号，减小对外置功率放大器的增益需求。

在其中一个实施例中，八相混频开关包括：八相混频开关、比例系数模块以及求和模块，具体的，如图3所示，八相混频开关通过串联的NMOS晶体管实现，其栅极分别受控于八相第二本振信号，由于90°和270°开关支路的比例系数为0，因此可以直接省略这两个开关支路以减小电路复杂度；比例系数模块，主要通过电阻分压的形式来实现，通过设定R₁＝R₄＝R₇＝R₁₀＝R₀，以及

来满足八相混频器对比例系数的需求，同时电阻R₀-R₁₂必须足够大以保证各相开关导通时电压的无损传输。求和模块，晶体管M₁-M₁₂分别用于对八相双平衡正交上变频混频器的各相输出端进行“电流和”累加。

本实施例中，在设计有源LC带通滤波器，采用以变压器T₁和电容C_L并联的并联谐振网络作为负载的电阻源简并差分共源放大器进行实现，并利用交叉耦合对M₁₅和M₁₆提供的负阻效应改善并联谐振网络的品质因子以提供更大的带外抑制比，同时变压器T₁还提供差分至单端的转换功能。

在其中一个实施例中，还提供一种ADS-B收发机，包括：上述实施例中的ADS-B收发芯片。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种ADS-B收发芯片，其特征在于，所述收发芯片包括：

射频接收前端和射频发射前端；所述射频接收前端和所述射频发射前端均连接频率综合器；所述频率综合器用于提供射频本振信号；

所述射频接收前端和所述射频发射前端还分别连接数字基带和微控制器；

所述数字基带与所述微控制器连接；

接收链路上：

所述射频接收前端对输入射频信号依次进行下变频、镜像抑制、抗混叠滤波处理以及模数转换处理，得到数字信号；

所述数字信号输入至所述数字基带，在所述数字基带中进行数字信号调解，得到调解信号；

所述调解信号输入至所述微控制器，通过微控制器的接口转换将所述调解信号发送至外部装载平台；

发送链路上：

微处理器采集外部装载平台的位置参数和传感器参数，并将所述位置参数和所述传感器参数发送至所述数字基带；

所述数字基带对所述位置参数和所述传感器参数进行PPM编码，得到PPM编码信号，并将所述PPM编码信号发送至所述射频发射前端；

所述射频发射前端对所述PPM编码信号进行ASK调制，得到ADS-B信号；

所述射频发射前端包括依次连接的缓冲器模块、八相双平衡正交上变频混频器、有源LC带通滤波器以及功率放大器；

所述缓冲器模块用于限制所述频率综合器输入的射频本振信号的幅度及提供与后级电路的隔离，并输出第一本振信号；

所述八相双平衡正交上变频混频器用于对所述第一本振信号进行上变频，输出预设频率的ADS-B信号；

所述有源LC带通滤波器用于滤除所述八相双平衡正交上变频混频器中的开关谐波产生的上变频信号；

所述功率放大器用于对所述ADS-B信号进行功率放大；

缓冲器模块包括I支路缓冲器模块和Q支路缓冲器模块，所述I支路缓冲器模块和Q支路缓冲器模块均通过所述PPM编码信号控制；

当所述PPM编码信号为高电平时，所述I支路缓冲器模块和Q支路缓冲器模块正常工作，并输出第一本振信号至后级模块；

当所述PPM编码信号为低电平时，所述I支路缓冲器模块和Q支路缓冲器模块不工作。

2.根据权利要求1所述的收发芯片，其特征在于，所述射频接收前端包括依次连接的两级低噪声放大器、正交混频器、复数域镜像抑制/抗混叠滤波器、可变增益放大器以及模数转换器；

所述两级低噪声放大器的第一级低噪声放大器用于实现阻抗匹配和低噪声系数；第二级低噪声放大器用于实现单端至差分信号转换；

所述正交混频器用于对所述输入射频信号进行下变频处理，并得到中频信号；

所述复数域镜像抑制/抗混叠滤波器用于对所述中频信号进行镜像抑制处理和抗混叠滤波处理；

所述可变增益放大器用于对所述中频信号进行放大；

所述模数转换器用于进行模数转换处理。

3.根据权利要求2所述的收发芯片，其特征在于，所述正交混频器为无源双平衡混频器结构；

所述正交混频器用于对所述输入射频信号进行复数域下变频处理，得到中频复数信号。

4.根据权利要求2所述的收发芯片，其特征在于，所述复数域镜像抑制/抗混叠滤波器为四阶有源RC低通滤波器结构或者四阶g_m-C低通滤波器结构。

5.根据权利要求1所述的收发芯片，其特征在于，所述八相双平衡正交上变频混频器包括第一八相混频开关、第二八相混频开关、第三八相混频开关和第四八相混频开关；所述第一八相混频开关包括第一至第八共八个开关通道，所述第二八相混频开关包括第九至第十六共八个开关通道，所述第三八相混频开关包括第十七至第二十四共八个开关通道，所述第四八相混频开关包括第二十五至第三十二共八个开关通道；

所述第一八相混频开关、第二八相混频开关、第三八相混频开关和第四八相混频开关均通过占空比为50％的第二本振信号控制；所述第一八相混频开关的第一至第八共八个开关通道的开关输入端连接至I支路缓冲模块的正极性输出；所述第二八相混频开关的第九至第十六共八个开关通道的开关输入端连接至I支路缓冲模块的负极性输出；所述第三八相混频开关的第十七至第二十四共八个开关通道的开关输入端连接至Q支路缓冲模块的正极性输出；所述第四八相混频开关的第二十五至第三十二共八个开关通道的开关输入端连接至Q支路缓冲模块的负极性输出；

所述第一至第三开关通道、第八开关通道、第十二至第十五开关通道、第十七开关通道、第二十二至第二十四开关通道、第二十六至第二十九开关通道的输出端分别乘以相应的系数并累加输出正极性上变频信号至后级模块；所述第四至第七开关通道、第九至第十一开关通道、第十六开关通道、第十八至第二十一开关通道、第二十五开关通道、第三十至第三十二开关通道的输出端分别乘以相应的系数并累加输出负极性上变频信号至后级模块。

6.根据权利要求5所述的收发芯片，其特征在于，占空比为50％的第二本振信号通过TCXO时钟源四分频得到。

7.根据权利要求5所述的收发芯片，其特征在于，所述八相双平衡正交上变频混频器还包括：比例系数模块和求和模块；

所述比例系数模块包括与所述开关通道数量相同的分压电阻；

所述求和模块用于将所述第一至第三开关通道、第八开关通道、第十二至第十五开关通道、第十七开关通道、第二十二至第二十四开关通道、第二十六至第二十九开关通道的输出端分别乘以相应的系数之后进行累加操作；以及用于将所述第四至第七开关通道、第九至第十一开关通道、第十六开关通道、第十八至第二十一开关通道、第二十五开关通道、第三十至第三十二开关通道的输出端分别乘以相应的系数之后进行累加操作。

8.一种ADS-B收发机，其特征在于，包括：权利要求1至7任一项所述的ADS-B收发芯片。

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