CN112072465A - 电绝缘竖直发射装置 - Google Patents

电绝缘竖直发射装置 Download PDF

Info

Publication number
CN112072465A
CN112072465A CN202010521857.3A CN202010521857A CN112072465A CN 112072465 A CN112072465 A CN 112072465A CN 202010521857 A CN202010521857 A CN 202010521857A CN 112072465 A CN112072465 A CN 112072465A
Authority
CN
China
Prior art keywords
substrate
electrode
vcsel array
vcsel
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010521857.3A
Other languages
English (en)
Inventor
M.G.彼得斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lumentum Operations LLC
Original Assignee
Lumentum Operations LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lumentum Operations LLC filed Critical Lumentum Operations LLC
Publication of CN112072465A publication Critical patent/CN112072465A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
    • H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
    • H01S5/42—Arrays of surface emitting lasers
    • H01S5/423—Arrays of surface emitting lasers having a vertical cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
    • H01S5/0208—Semi-insulating substrates

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Semiconductor Lasers (AREA)

Abstract

一种装置包括基板、在基板顶部的竖直腔表面发射激光器(VCSEL)阵列、穿过基板和VCSEL阵列的过孔、从VCSEL阵列的顶部穿过过孔延伸到基板底部的第一电极(第一电极电连接到VCSEL阵列)、在基板底部的第二电极(第二电极电连接到VCSEL阵列)、以及在过孔中的绝缘部，其提供第一电极和第二电极之间的电绝缘。

Description

电绝缘竖直发射装置
相关申请
本申请要求2019年6月10日提交的美国临时申请第62/859,501号的优先权，其名称为“VIAS FOR TOP-EMITTING VERTICAL CAVITY SURFACE EMITTING LASER(VCSEL)EMITTERS”，其全部内容通过引用结合于此。
技术领域
本公开涉及竖直发射装置的电绝缘，更具体地，涉及使用绝缘部来使竖直发射装置电绝缘。
背技术景
诸如竖直腔表面发射激光器(VCSEL)的竖直发射装置可以包括激光器、光发射器和/或类似物，其中光束在竖直于基板表面的方向上发射(例如，从半导体晶片的表面竖直发射)。多个竖直发射装置可以布置在公共基板上的一个或多个发射器阵列(例如，VCSEL阵列)中。
发明内容
根据一些实施方式，装置包括：基板；在基板顶部的竖直腔表面发射激光器(VCSEL)阵列；穿过基板和VCSEL阵列的过孔；从VCSEL阵列的顶部穿过过孔延伸到基板底部的第一电极，第一电极电连接到VCSEL阵列；在基板底部的第二电极，第二电极电连接到VCSEL阵列；以及在过孔中的绝缘部，其提供第一电极和第二电极之间的电绝缘。
根据一些实施方式，装置包括：非导电基板；在基板顶部上的VCSEL阵列；穿过基板和VCSEL阵列的第一过孔；穿过基板和VCSEL阵列的第二过孔；从VCSEL阵列的顶部穿过第一过孔延伸到基板底部的第一电极，第一电极电连接到VCSEL阵列；从VCSEL阵列的顶部穿过第二过孔延伸到基板底部的第二电极，第二电极电连接到VCSEL阵列；以及在第一过孔中的绝缘部，其提供第一电极和第二电极之间的电绝缘。
根据一些实施方式，一种形成装置的方法包括：在装置的基板的顶部形成VCSEL阵列；形成穿过基板和VCSEL阵列的过孔；形成从VCSEL阵列的顶部穿过过孔延伸到基板底部的第一电极，第一电极电连接到VCSEL阵列；在基板底部形成第二电极，第二电极电连接到VCSEL阵列；以及在过孔中形成绝缘部，其提供第一电极和第二电极之间的电绝缘。
附图说明
图1示出了包括一个或多个竖直腔表面发射激光器(VCSEL)和一个或多个过孔的装置的俯视图。
图2A-2B是示出了图1所示的示例装置的另一俯视图和示例截面图的图。
图3示出了包括一个或多个VCSEL和两种类型的一个或多个过孔的装置的俯视图。
图4A是示出了图3所示的示例装置的另一俯视图的图。
图4B和4C是示出了图3所示的示例装置的示例截面视图的图。
图5是用于形成装置的示例过程的流程图。
具体实施方式
示例性实施例的以下详细描述参考了附图。不同附图中相同的附图标记可以表示相同或相似的元件。
竖直发射装置(例如，竖直腔表面发射激光器(VCSEL)装置)可以包括一个或多个VCSEL或其他类型的竖直发射激光器、光发射器和/或诸如此类。电流可以由电连接到一个或多个VCSEL的阳极提供给一个或多个VCSEL，并且可以由电连接到一个或多个VCSEL的阴极从一个或多个VCSEL带走。
在一些情况下，阳极可以位于竖直发射装置的基板的顶侧，阴极可以位于基板的底侧，使得电流通过基板从阳极流向阴极。在这种情况下，竖直发射装置可以通过将阳极(或阳极和阴极)引线连结(wire-bonding)到封装结构上而电连接到封装结构上，这会增加整个封装的竖直发射装置的尺寸，会增加包括在竖直发射装置中的一个或多个VCSEL在短脉冲(例如，小于1微秒)操作时的上升和下降时间，会增加对竖直发射装置进行封装的复杂性，会降低封装的竖直发射装置的可靠性，和/或诸如此类。
本文描述的一些实施方式提供了竖直发射装置的各种示例，其中阳极和阴极位于竖直发射装置的基板的底侧。竖直发射装置的阳极、或阳极和阴极可以通过穿过基板和/或在基板上形成的一个或多个外延层的过孔(via)从基板的底侧延伸到基板的顶侧。电绝缘部可以形成在过孔的壁的至少一部分中和/或上，以将阳极与基板和一个或多个外延层电绝缘，从而减少或防止在过孔中的阳极和阴极之间经过一个或多个外延层以及基板的横向传导。以这种方式，竖直发射装置可以通过将阳极和阴极直接连结到模块化基板或封装结构上而电连接到封装结构上。直接连结允许竖直发射装置在没有引线连结的情况下电连接到封装结构，这可以减小整个经封装的竖直发射装置的尺寸，可以减少包括在竖直发射装置中的一个或多个VCSEL在短脉冲操作时的上升和下降时间(例如，这可以提高各种竖直发射应用的性能，例如三维感测应用和/或类似应用)，可以降低对竖直发射装置进行封装的复杂性，可以增加经封装的竖直发射装置的可靠性，和/或诸如此类。
图1示出了示例装置100的俯视图。装置100可以包括竖直发射装置，例如竖直发射光学装置、竖直发射光学系统、VCSEL装置等。装置100可以包括一个或多个VCSEL 102和/或其他类型的竖直发射器以及一个或多个过孔104。在一些实施方式中，装置100可以在VCSEL阵列中包括多个VCSEL 102。在一些实施方式中，装置100可以包括单个VCSEL 102和/或单个过孔104。在一些实施方式中，过孔104可以允许电连接到VCSEL 102的第一电极和第二电极(例如，阳极和阴极)位于装置100的底侧，使得装置100可以直接连结到封装结构(例如，没有引线连结)。
在一些实施方式中，每个过孔104可以与相应的VCSEL 102相关联。在一些实施方式中，过孔104可以与多个VCSEL 102相关联。在这种情况下，过孔104可以与装置100中包括的所有VCSEL 102或者装置100中包括的VCSEL 102的子组相关联。过孔104以虚线示出，以表示过孔104在装置100的俯视图中不可见。
图2A和2B分别示出了装置100的一部分的俯视图和沿线XX的截面图，其包括过孔104和一个或多个VCSEL 102。如图2B所示，VCSEL 102可以形成在装置100中所包括的基板202的顶部。基板202可以由各种半导体材料形成，例如三-五半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、磷化铟(InP)和/或类似物)、四半导体(例如，硅(Si)和/或类似物)和/或类似物。在一些实施方式中，可以使用各种材料来对基板202进行掺杂，以形成n型或p型基板，例如p掺杂的GaAs或n掺杂的GaAs基板、p掺杂的InGaAs或n掺杂的InGaAs基板、p掺杂的InP或n掺杂的InP基板等。
如图2B进一步所示，装置100可以包括形成在基板202上的一个或多个外延层204。例如，外延层204可以包括一个或多个n掺杂的外延层，其可以包括n掺杂分布式布拉格反射器(n-DBR)层和/或N+掺杂缓冲层。n-DBR层可以包括n-掺杂砷化镓(n-GaAs)和n-掺杂铝砷化镓(n-铝镓砷)的交替层。N+掺杂的缓冲层可以仅包括GaAs，并且可以比交替的n-DBR层中的每一个更厚，从而有利于对N+掺杂的缓冲层进行更容易的蚀刻。此外，在n-AlGaS层处终止蚀刻可能会引起问题，因为n-AlGaS层中的铝会氧化并产生不良的欧姆接触。结果，一些实施方式可以包括N+掺杂的缓冲层。
在一些实施方式中，外延层204可以包括在n掺杂外延层上形成的一个或多个p掺杂外延层(例如，p掺杂分布式布拉格反射器(p-DBR)层)。p掺杂外延层和n掺杂外延层204可以形成VCSEL 102的竖直腔的反射镜。
在一些实施方式中，VCSEL 102可以包括一个或多个活性层，其可以将p掺杂外延层和n掺杂外延层的一些部分分离。例如，(一个或多个)活性层可以是VCSEL 102的这样的层，在该层处产生VCSEL 102的光学增益。在一些实施方式中，p掺杂外延层可以包括一个或多个氧化区域，以阻止来自电连接到VCSEL 102的阳极208的顶部的电流(例如，在基板202上的一个或多个外延层204上方形成的一部分阳极208)。阳极208可以是流入VCSEL 102的电流源，并且可以是所有VCSEL 102的共享电极。在这种情况下，VCSEL 102可以与阳极208并联电连接。阳极208可以接触外延层204的p掺杂外延层。此外，氧化区域可以引导电流通过氧化孔径，通过(一个或多个)活性层的活性区域，并朝向外延层204的n掺杂外延层。
在一些实施方式中，VCSEL 102可以包括电介质层。电介质层可以包括从VCSEL102发射出光214的孔径区域。
如图2B进一步所示，VCSEL 102可以包括阴极210，其可以位于基板202的背侧或底侧。阴极210可以包括金属化部和/或导电层(例如，焊料金属化部、镀金、镀银、镀铜和/或类似层)，其用作来自VCSEL 102的电流的出口点。在一些实施方式中，VCSEL 102的电极性可以颠倒，在这种情况下，图2B所示的阳极208可以是阴极，而图2B所示的阴极210可以是阳极，在这种情况下，阴极可以是所有VCSEL 102的公共阴极。
在一些实施方式中，过孔104可以穿过基板202和外延层204(例如，通过另一种处理技术蚀刻或形成)。过孔104可以电连接阳极208的导电层和/或金属化部的底部(例如，位于基板202底侧的一部分阳极208)和阳极208的导电层和/或金属化部的顶部。在这种情况下，阳极208的导电层和/或金属化部可以形成在过孔104中(例如，在过孔104的侧壁上)，使得阳极208的底部在过孔104中电连接到阳极208的顶部，并且使得电流从阳极208的底部流到阳极208的顶部。这样，阳极208通过过孔104从基板202的底侧延伸到外延层204和基板202的顶侧。
在一些实施方式中，过孔104可以是背侧或底侧过孔，因为过孔104可以从基板202的背侧或底侧蚀刻穿过基板202。在一些实施方式中，过孔104可以是顶侧过孔，其中过孔104可以从基板202的顶侧蚀刻穿过基板202。过孔104也可以通过其他方法形成。
在一些情况下，过孔104中侧壁的金属化部以及基板202的半导体或导体的性质可能导致装置100的VCSEL 102的电极之间短路。例如，电流可以通过基板202、通过外延层204和/或通过装置100的其他层而在基板202的底部上和/或在过孔104中从阳极208水平地或横向地行进或流动到阴极210(例如，存在或不存在经过VCSEL 102的减少电流)。
因此，如图2B所示，装置100可以包括位于阳极208的导电层和/或金属化部与基板202和外延层204二者之间的绝缘部206。绝缘部206可以包括层、结构、材料和/或类似物，通过防止电流流过基板202和外延层204或经过其短路来提供阳极208和阴极210之间的水平或横向电绝缘，从而促进电流流过VCSEL 102。此外，装置100可以包括在阳极208的底部和阴极210之间的间隙212，以将阳极208和阴极210电绝缘，从而防止阳极208和阴极210之间的短路(例如，当装置100附接到封装结构时，降低两个电极短路的可能性)。
在一些实施方式中，绝缘部206可以形成在过孔104的侧壁上，可以形成在基板202的底部的至少一部分上，和/或诸如此类。例如，绝缘部206可以形成在基板202和阳极208之间、外延层204和阳极208之间、和/或过孔208中用于形成阳极208的任何地方。作为另一个例子，绝缘部206可以形成在基板208底部上用于形成阳极208的任何地方。在一些实施方式中，绝缘部206可以沿着基板202的底部延伸一段距离，超过在基板202的底部上形成阳极208的位置。在一些实施方式中，绝缘部206可以穿过过孔104而沿着VCSEL 102的一侧(例如，沿着VCSEL 102的一侧、沿着包括VCSEL102的VCSEL阵列的一侧等)和基板202的一侧延伸，并在基板202的底部上延伸。
在一些实施方式中，绝缘部206可以沉积在基板202和外延层204上，可以在基板202和外延层204上生长，可以注入到基板202和外延层204(VCSEL 102)中，和/或可以通过其他处理技术形成。在一些实施方式中，绝缘部206可以通过注入技术(implantationtechnique)形成，该注入技术包括使用质子或离子，例如氢离子、氢质子、硼离子、氧离子和/或类似物，来损坏或改变基板202、外延层204且在VCSEL 102的一侧内(例如，VCSEL102、包括VCSEL 102的VCSEL阵列和/或诸如此类)的区域。注入技术可以改变或损坏基板202和外延层204的区域，使得基板202和外延层204的该区域不再导电(例如，可以形成高电阻区域、非导电区域、低导电区域和/或诸如此类)。
在一些实施方式中，绝缘部206可以由各种非导电材料和/或绝缘材料形成，例如介电材料、聚合物、钝化半导体和/或类似物。在一些实施方式中，介电材料可以包括氮化硅、二氧化硅、氧化铝和/或其他介电材料。在一些实施方式中，聚合物可以包括聚酰胺、苯并环丁烯聚合物和/或其他类型的聚合物。
这样，阳极208和阴极210可以位于装置100的基板202的底侧。过孔104可以将阳极208从基板202的底侧延伸到外延层204和基板202的顶侧。绝缘部206可以形成在过孔104的壁的至少一部分上，以将阳极208与阴极210、基板202和外延层204电绝缘，从而减少或防止阴极210和过孔104中的阳极208之间的通过基板202和外延层204的水平或横向传导。以这种方式，通过将阳极208和阴极210直接连结到封装结构的模块化基板，装置100可以电连接到封装结构。直接连结允许装置100在没有引线连结的情况下电连接到封装结构，这可以减小整个经封装装置100的尺寸，可以减少在短脉冲操作下装置100中所包括的VCSEL 102的上升和下降时间，可以降低经封装装置100的复杂性，可以增加经封装装置100的可靠性等。
如上所述，图1、2A和2B仅作为一个或多个示例提供。其他示例是可以预期的，并且可以不同于针对图1、2A和2B所描述的。例如，虽然图1、2A和2B是针对VCSEL描述的，但是结合图1、2A和2B描述的示例性实施例可以包括竖直发射发光二极管(LED)和/或其他类型的竖直发射装置，可以包括竖直发射发光LED阵列和/或其他类型的竖直发射装置阵列和/或诸如此类。作为另一个例子，针对图1、2A和2B描述的示例性实施例可以包括单个VCSEL或多个VCSEL(可以包括在一个或多个VCSEL阵列中)，可以包括单个过孔或多个过孔(可以包括在一个或多个过孔阵列中)等。
图3和4A示出了示例装置300及其一部分的俯视图。装置300可以包括竖直发射装置，例如竖直发射光学装置、竖直发射光学系统、VCSEL装置等。装置300可以包括一个或多个VCSEL 302和/或其他类型的竖直发射器。此外，装置300可以包括一个或多个过孔304和一个或多个过孔306。在一些实施方式中，装置300可以包括单个VCSEL 302、单个过孔304和/或单个过孔306。在一些实施方式中，装置300可以包括在VCSEL阵列中的多个VCSEL302。
在一些实施方式中，过孔304可以是阳极过孔(例如，将装置300的阳极从装置300的基板的底侧延伸到装置300的基板的顶侧的过孔)。在一些实施方式中，基板可以是非导电和/或绝缘的基板。在这种情况下，过孔306可以是阴极过孔(例如，将阴极从装置300的基板的底侧延伸到装置300的基板的顶侧的过孔)。在一些实施方式中，过孔304和过孔306可以允许电连接到VCSEL 302的阳极和阴极位于装置300的底侧，使得装置300可以直接连结到封装结构(例如，没有引线连结)。
如图3和4A进一步所示，可以在装置300上形成区域308，在该区域中至少一部分p型外延层被去除(例如，通过蚀刻和/或另一种处理技术)，以防止p型外延层和阴极之间的短路。
在一些实施方式中，每个过孔304和过孔306可以与相应的VCSEL 302相关联。在一些实施方式中，过孔304和/或过孔306可以与多个VCSEL 302相关联。在这种情况下，过孔304和/或过孔306可以与装置300中包括的所有VCSEL 302或者装置300中包括的VCSEL 302的子组相关联。过孔304和过孔306以虚线示出，以指示过孔304和过孔306在装置300的俯视图中不可见。
图4B和4C分别示出了装置300的一部分沿如图4A所示的线YY和ZZ的截面图，该部分包括过孔304、过孔306和一个或多个VCSEL 302。如图4B和4C所示，VCSEL 302可以形成在包括在装置300中的基板402的顶部。基板402可以由各种非导电和/或绝缘材料形成，例如绝缘GaAs材料、绝缘InGaAs材料、绝缘磷化铟InP材料等。
如图4B和4C进一步所示，装置400可以包括形成在基板402上的一个或多个n掺杂外延层404。例如，n掺杂外延层404可以包括n-DBR层和/或N+掺杂缓冲层。n-DBR层可以包括n-GaAs和n-铝镓的交替层。N+掺杂的缓冲层可以仅包括GaAs，并且可以比交替的n-DBR层中的每一个更厚，从而有利于对N+掺杂的缓冲层进行更容易的蚀刻。此外，在n-AlGaS层处终止蚀刻可能会引起问题，因为n-AlGaS层中的铝会氧化并产生不良的欧姆接触。结果，一些实施方式可以包括N+掺杂的缓冲层。
如图4B和4C进一步所示，装置400可以包括在n掺杂外延层404上形成的一个或多个p掺杂外延层406(例如，p-DBR层)。p掺杂外延层406和n掺杂外延层404可以形成VCSEL302的竖直腔的反射镜。
在一些实施方式中，VCSEL 302可以包括一个或多个活性层，其可以将p掺杂外延层406和n掺杂外延层404的一些部分分离。例如，(一个或多个)活性层可以是VCSEL 302的这样的层，在该层处产生VCSEL 302的光学增益。在一些实施方式中，p-掺杂外延层可以包括一个或多个氧化区域，以阻止来自电连接到VCSEL 302的阳极410的顶部的电流(例如，在基板402上的p-掺杂外延层406和n-掺杂外延层404上方形成的阳极410的一部分)。阳极410可以是流入VCSEL 302的电流源，并且可以是所有VCSEL 302的共享电极。在这种情况下，VCSEL 302可以与阳极410并联电连接。阳极410可以接触p掺杂外延层406，使得电流流过VCSEL 302到达p掺杂外延层406。此外，氧化区域可以引导电流通过氧化孔径，通过(一个或多个)活性层的活性区域，并朝向n掺杂外延层404。
在一些实施方式中，VCSEL 302可以包括电介质层。电介质层可以包括孔径区域，在该孔径区域处从VCSEL 302发射出光416。
如图4A和图4B进一步所示，VCSEL 302可以包括阴极412，其可以位于基板402的背侧或底侧。阴极412可以包括金属化部和/或导电层(例如，焊料金属化部、镀金、镀银、镀铜和/或类似层)，其用作来自VCSEL 302的电流的出口点。阴极412可以电连接到n掺杂外延层404，在这种情况下，阴极412可以位于VCSEL 302和基板402之间。在一些实施方式中，VCSEL302的极性可以颠倒，在这种情况下，图4A所示的阳极410可以是所有VCSEL 320的公共阴极，而图4A和图4B所示的阴极412可以是阳极。
在一些实施方式中，过孔304可以穿过基板402以及外延层404和406(例如，通过其他处理技术蚀刻或形成)。过孔304可以将阳极410的导电层和/或金属化部的底部(例如，位于基板402底侧的阳极410的一部分)与阳极410的导电层和/或金属化部的顶部电连接。在这种情况下，阳极410的导电层和/或金属化部可以形成在过孔304中(例如，在过孔304的侧壁上)，使得阳极410的底部在过孔304中电连接到阳极410的顶部，并且使得电流从阳极410的底部流到阳极410的顶部。这样，阳极410从基板402的底侧延伸到外延层404和406和基板402的顶侧。
在一些实施方式中，过孔304可以是背侧或底侧过孔，因为过孔304可以从基板402的背侧或底侧蚀刻穿过基板402。在一些实施方式中，过孔304可以是顶侧过孔，其中过孔304可以从基板402的顶侧蚀刻穿过基板402。过孔304也可以通过其他方法形成。
在一些情况下，过孔304中侧壁的金属化部以及外延层404和406的半导体或导体性质可能导致装置300的VCSEL 302的电极之间短路。例如，电流可以在过孔304中通过外延层404和406和/或通过装置300的其他层水平地或横向地从阳极410行进或流动到阴极412(例如，存在或不存在经过VCSEL 102的减少电流。
因此，如图4B所示，装置300可以包括位于阳极410的导电层和/或金属化部与外延层404和406之间的绝缘部408。绝缘部408可以包括层、结构、材料和/或类似物，其在阳极410和阴极412之间提供水平或横向电绝缘，以防止电流流过外延层404和406或通过其短路，从而促进电流流过VCSEL102。此外，装置300可以包括在基板402的底侧上的阳极410的底部和阴极412之间的间隙414，以电绝缘阳极410和阴极412，从而防止阳极410和阴极412之间的短路(例如，当装置400附接到封装结构时，降低两个电极短路的可能性)。
在一些实施方式中，绝缘部408可以形成在过孔304的侧壁上，可以形成在基板402的底部的至少一部分上，和/或类似情况。例如，绝缘部408可以形成在阳极410和外延层404和406之间，位于过孔304中的用于形成阳极410的任何地方(例如，在过孔304的一部分中)。在一些实施方式中，绝缘部408可以沿着VCSEL 302的一侧(例如，沿着VCSEL 302的一侧、沿着包括VCSEL 302的VCSEL阵列的一侧和/或类似情况)以及外延层404和406的一侧延伸。
在一些实施方式中，绝缘层408可以沉积在外延层404和406上，可以在外延层404和406上生长，可以注入外延层404和406中，和/或可以通过其他处理技术形成。在一些实施方式中，绝缘层408可以通过注入技术形成，该注入技术包括使用质子或离子，例如氢离子、氢质子、硼离子、氧离子等，来损坏或改变外延层404和406的区域。注入技术可以改变或损坏外延层404和406的区域，使得外延层404和406的该区域不再导电(例如，可以形成高电阻区域、非导电区域、低导电区域和/或诸如此类)。
在一些实施方式中，绝缘部408可以由各种非导电材料和/或绝缘材料形成，例如介电材料、聚合物、钝化半导体和/或类似物。在一些实施方式中，介电材料可以包括氮化硅、二氧化硅、氧化铝和/或其他介电材料。在一些实施方式中，聚合物可以包括聚酰胺、苯并环丁烯聚合物和/或其他类型的聚合物。
在一些实施方式中，过孔306可以被蚀刻穿过基板402和一个或多个外延层404和406。过孔306可以将阴极412的导电层和/或金属化部的底部(例如，位于基板402底侧的阴极412的一部分)与阴极412的导电层和/或金属化部的顶部(例如，位于基板402顶侧的阴极412的一部分)电连接。在这种情况下，阴极412的导电层和/或金属化部可以形成在过孔306中(例如，在过孔306的侧壁上)，使得阴极412的底部在过孔306中电连接到阴极412的顶部，并且使得电流从阴极412的顶部流到阴极412的底部。这样，阴极412经过过孔306从基板402的底侧延伸到基板402的顶侧和一个或多个外延层404和406。
在一些实施方式中，过孔306可以是背侧或底侧过孔，因为过孔306可以从基板402的背侧或底侧蚀刻穿过基板402。在一些实施方式中，过孔306可以是顶侧过孔，其中过孔306可以从基板402的顶侧蚀刻穿过基板402。
在一些情况下，过孔306中侧壁的金属化部以及p掺杂外延层406的半导体或导体性质可能导致装置300的VCSEL 302的电极之间短路。例如，电流可以通过p掺杂外延层406从阳极410水平或横向地行进或流动到阴极312，而不流过VCSEL 302和n掺杂外延层404。结果，电流可能不会流过VCSEL 302，这会阻止VCSEL 302发射光416，或者会导致光416以降低的功率发射。
因此，如图4C所示，装置300可以包括区域308，在该区域308中，p掺杂外延层406被去除，以防止电流从p掺杂外延层406直接流到或短路到基板402顶侧上阴极412顶部的阴极412。
这样，阳极410和阴极412可以位于装置300的基板402的底侧。过孔304可以将阳极410从基板402的底侧延伸到外延层404和406和基板402的顶侧。绝缘部408可以形成在过孔304的壁的至少一部分上，以将阳极410与阴极412以及外延层404和406电绝缘，从而减少或防止在阴极412和孔304中的阳极410之间通过外延层404和406的水平或横向传导。
此外，过孔306可以将阴极412从基板402的底侧延伸到一个或多个外延层404和406和基板402的顶侧，以将过孔306连接到n掺杂外延层404。这允许阴极412的一部分(例如，其可以对应于n掺杂外延层404)被包括在VCSEL 302和基板402之间。
以这种方式，通过将阳极410和阴极210直接连接到封装结构的模块化基板，在该处装置300包括非导电和/或绝缘基板。直接连结允许装置300在没有引线连结的情况下电连接到封装结构，这可以减小整个经封装装置300的尺寸，可以减少在短脉冲操作下装置300中包括的VCSEL 302的上升和下降时间，可以降低经封装装置300的复杂性，可以增加经封装装置300的可靠性和/或诸如此类。
如上所述，图3和4A-4C仅作为一个或多个示例提供。其他例子是可以预期的，并且可以不同于针对图3和4A-4C所描述的。例如，虽然图3和4A-4C是针对VCSEL描述的，但是结合图3和4A-4C描述的示例性实施例可以包括竖直发射发光LED和/或其他类型的竖直发射装置，可以包括竖直发射发光LED阵列和/或其他类型的竖直发射装置阵列和/或诸如此类。作为另一个示例，针对图3和4A-4C描述的示例性实施例可以包括单个VCSEL或多个VCSEL(可以包括在一个或多个VCSEL阵列中)，可以包括单个过孔或多个过孔(可以包括在一个或多个过孔阵列中)，和/或诸如此类。
图5是用于形成装置的示例性过程500的流程图。该装置可以包括例如上面针对图1、2A和2B示出和描述的装置100、上面针对图3和4A-4C示出和描述的装置300和/或诸如此类。
如图5所示，过程500可以包括在装置的基板顶部形成VCSEL阵列(块510)。例如，过程500可以包括如上所述形成VCSEL(例如，VCSEL 102、VCSEL 302和/或诸如此类)。在一些实施方式中，形成VCSEL阵列可以包括形成装置(例如，装置100、装置300和/或诸如此类)的基板(例如，基板202、基板402和/或诸如此类)，在基板上形成一个或多个外延层(例如，外延层204、外延层406和/或诸如此类)，以及在阵列中的一个或多个外延层中形成多个VCSEL。在一些实施方式中，多个VCSEL可以并联地电连接到阳极和阴极。
如图5中进一步所示，过程500可以包括形成穿过基板和VCSEL阵列的过孔(块520)。例如，如上所述，过程500可以包括形成过孔(例如，过孔104、过孔304和/或诸如此类)。在一些实施方式中，形成过孔可以包括穿过基板和一个或多个外延层来蚀刻过孔。在一些实施方式中，形成过孔可以包括从基板的底侧蚀刻过孔。在一些实施方式中，形成过孔可以包括从基板的顶侧蚀刻过孔。在一些实施方式中，过程500可以进一步包括形成穿过基板的另一个过孔(例如，过孔306)，以将电连接到VCSEL的装置的阴极(例如，阴极412)从基板的顶侧延伸到基板的底侧。
如图5中进一步所示，过程500可以包括在过孔中形成绝缘部，以在第一电极和第二电极之间提供电绝缘(块530)。例如，如上所述，过程500可以包括在过孔的至少一部分中和基板底侧的至少一部分上形成绝缘部(例如，绝缘部206、绝缘部408和/或诸如此类)。在一些实施方式中，形成绝缘部可以包括通过沉积技术、通过生长绝缘部、通过注入技术和/或诸如此类形成绝缘部。
如图5中进一步所示，过程500可以包括形成从VCSEL阵列的顶部穿过过孔延伸到基板底部的第一电极，第一电极电连接到VCSEL阵列(块540)。例如，过程500可包括形成阳极(例如，阳极208、阳极410和/或类似物)，该阳极从VCSEL阵列的顶部穿过过孔延伸到基板的底部，第一电极电连接到VCSEL阵列，如上所述。在一些实施方式中，过程500可以进一步包括将阳极电连接到基板底侧的封装结构。在一些实施方式中，VCSEL阵列并联地电连接到阳极。
如图5中进一步所示，过程500可以包括在基板的底部形成第二电极，第二电极电连接到VCSEL阵列(块550)。在一些实施方式中，形成第二电极可以包括形成阴极(例如，阴极210、阴极412和/或诸如此类)。在一些实施方式中，阴极可以从VCSEL阵列的顶部穿过另一个过孔(例如，过孔306)延伸到基板的底部。在一些实施方式中，过程500可以进一步包括将阴极电连接到基板底侧的封装结构。在一些实施方式中，VCSEL阵列与阴极并联电连接。
尽管图5示出了过程500的示例块，但是在一些实施方式中，过程500可以包括与图5所示的那些块相比的额外的块、更少的块、不同的块或不同布置的块。另外，或者可替换地，过程500的两个或更多个块可以并行执行。
前述公开内容提供了说明和描述，但并不旨在穷举或将实现限制为所公开的精确形式。可以根据上述公开内容进行修改和变化，或者可以从实现的实践中获得修改和变化。
本文描述的一些实施方式涉及VCSEL、VCSEL装置、VCSEL芯片、VCSEL阵列、发射器、过孔、绝缘部和/或诸如此类。在一些实施方式中，本文描述的VCSEL、VCSEL芯片、VCSEL阵列、发射器、过孔、绝缘部和/或诸如此类可以用于三维传感应用。
图中所示和/或本文所述的层的数量、布置、厚度、顺序、对称性和/或类似物是作为例子提供的。实际上，图中所示和/或本文所述的发射器阵列和/或竖直发射装置可以包括与图中所示和/或本文所述的那些不同的额外层、更少的层、不同的层、不同构造的层或不同布置的层。额外地或替代地，发射器阵列和/或竖直发射装置的一组层(例如，一个或多个层)可以执行被描述为由发射器阵列和/或竖直发射装置的另一组层执行的一个或多个功能。
即使特征的特定组合在权利要求中陈述和/或在说明书中公开，这些组合并不旨在限制各种实施方式的公开。事实上，这些特征中的许多可以以权利要求中未具体列举和/或说明书中未公开的方式组合。尽管下面列出的每个从属权利要求可以直接仅依赖于一个权利要求，但是各种实现的公开包括每个从属权利要求与权利要求集中的每个其他权利要求的组合。
除非明确说明，否则本文中使用的任何元素、动作或指令都不应被解释为关键或必要的。此外，如这里所使用的，冠词“一”旨在包括一个或多个项目，并且可以与“一个或多个”互换使用此外，如本文所用，术语“组”旨在包括一个或多个项目(例如，相关项目、不相关项目、相关和不相关项目的组合等)，并且可以与“一个或多个”互换使用如果只打算使用一个项目，则使用短语“只有一个”或类似的语言。此外，如在此使用的，术语“具有”等旨在是开放式术语。此外，短语“基于”旨在表示“至少部分基于”，除非另有明确说明。

Claims (20)

1.一种装置，包括:
基板；
所述基板的顶部的竖直腔表面发射激光器(VCSEL)阵列；
穿过所述基板和VCSEL阵列的过孔；
第一电极，从所述VCSEL阵列的顶部穿过所述过孔延伸到所述基板的底部，所述第一电极电连接到所述VCSEL阵列；
所述基板的底部上的第二电极，所述第二电极电连接到VCSEL阵列；和
在所述过孔中的绝缘部，所述绝缘部提供所述第一电极和所述第二电极之间的电绝缘。
2.根据权利要求1所述的装置，其中所述绝缘部穿过所述过孔沿着所述VCSEL阵列的一侧和所述基板的一侧并在所述基板底部的一部分上延伸。
3.根据权利要求1所述的装置，其中所述绝缘部沿着与所述过孔相邻的所述基板的一侧的一部分和所述VCSEL阵列的一侧延伸。
4.根据权利要求1所述的装置，其中，所述绝缘部包括在与所述过孔相邻的所述基板的一侧的至少一部分和所述VCSEL阵列的一侧内的注入物。
5.根据权利要求1所述的装置，其中，所述第二电极位于所述VCSEL阵列和所述基板之间，并且延伸穿过第二过孔到所述基板的底部。
6.根据权利要求1所述的装置，进一步包括:
基板底部上的所述第一电极和所述第二电极之间的间隙。
7.根据权利要求1所述的装置，其中所述第一电极是阳极；和
其中所述第二电极是阴极。
8.根据权利要求1所述的装置，其中所述第一电极是所述VCSEL阵列的所有发射器的共享电极。
9.根据权利要求1所述的装置，其中所述第二电极是所述VCSEL阵列的所有发射器的公共电极。
10.一种装置，包括:
非导电的基板；
所述基板的顶部上的竖直腔表面发射激光器(VCSEL)阵列；
穿过所述基板和VCSEL阵列的第一过孔；
穿过所述基板和VCSEL阵列的第二过孔；
第一电极，从VCSEL阵列的顶部延伸穿过所述第一过孔到所述基板的底部，所述第一电极电连接到VCSEL阵列；
第二电极，从VCSEL阵列的顶部延伸穿过所述第二过孔到所述基板的底部，所述第二电极电连接到VCSEL阵列；和
第一过孔中的绝缘部，所述绝缘部在所述第一电极和所述第二电极之间提供电绝缘。
11.根据权利要求10所述的装置，其中所述第一电极是所述VCSEL阵列的所有发射器的共享电极；和
其中第二电极是用于VCSEL阵列的所有发射器的公共电极。
12.根据权利要求10所述的装置，其中所述绝缘部穿过所述过孔的一部分沿着所述VCSEL阵列的一侧和所述基板的一侧延伸。
13.根据权利要求10所述的装置，其中所述第二电极在所述基板的顶部与所述第一电极绝缘。
14.一种形成装置的方法，包括:
在所述装置的基板的顶部形成竖直腔表面发射激光器(VCSEL)阵列；
穿过所述基板和VCSEL阵列形成过孔；
在所述过孔中形成绝缘部，以在第一电极和第二电极之间提供电绝缘；
形成从所述VCSEL阵列的顶部穿过所述过孔延伸到所述基板的底部的所述第一电极，所述第一电极电连接到所述VCSEL阵列；和
在所述基板的底部形成第二电极，所述第二电极电连接到VCSEL阵列。
15.根据权利要求14所述的方法，其中穿过所述基板形成所述过孔包括:
从所述基板的底侧蚀刻出所述过孔。
16.根据权利要求14所述的方法，其中穿过所述基板形成所述过孔包括:
从所述基板的顶侧蚀刻出所述过孔。
17.根据权利要求14所述的方法，进一步包括:
在所述基板上形成一个或多个外延层；和
其中穿过所述基板形成所述过孔包括:
穿过所述基板和一个或多个外延层蚀刻出所述过孔。
18.根据权利要求14所述的方法，进一步包括:
穿过所述基板形成另一过孔，所述第二电极从VCSEL阵列的顶部穿过所述第二过孔延伸到所述基板的底部。
19.根据权利要求14所述的方法，进一步包括:
将所述第一电极电连接到所述基板的底侧处的封装结构；和
将所述第二电极电连接到所述基板的底侧处的所述封装结构。
20.根据权利要求14所述的方法，其中在所述装置的基板上形成所述VCSEL阵列包括:
在所述装置的基板上形成VCSEL阵列中的多个发射器，
其中所述多个发射器并联地电连接到所述第一电极和所述第二电极。
CN202010521857.3A 2019-06-10 2020-06-10 电绝缘竖直发射装置 Pending CN112072465A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962859501P 2019-06-10 2019-06-10
US62/859,501 2019-06-10
US16/587,565 2019-09-30
US16/587,565 US11189988B2 (en) 2019-06-10 2019-09-30 Electrically isolating vertical-emitting devices

Publications (1)

Publication Number Publication Date
CN112072465A true CN112072465A (zh) 2020-12-11

Family

ID=73650806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010521857.3A Pending CN112072465A (zh) 2019-06-10 2020-06-10 电绝缘竖直发射装置

Country Status (2)

Country Link
US (1) US11189988B2 (zh)
CN (1) CN112072465A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060281363A1 (en) * 2005-06-14 2006-12-14 John Trezza Remote chip attachment
CN101127433A (zh) * 2006-08-17 2008-02-20 富士施乐株式会社 具有改善的高频特性的vcsel、半导体激光器件及光发送装置
US20130026625A1 (en) * 2011-07-26 2013-01-31 Mah Hian-Hang Flip-chip semiconductor device having anisotropic electrical interconnection and substrate utilized for the package
CN103035630A (zh) * 2011-10-07 2013-04-10 飞思卡尔半导体公司 堆叠半导体器件
WO2014013078A1 (en) * 2012-07-19 2014-01-23 Ipdia Semiconductor die with a through silicon via and manufacturing process of a such via
US20150145124A1 (en) * 2013-11-26 2015-05-28 Samsung Electronics Co., Ltd. Semiconductor chips with through-silicon vias, and semiconductor packages including the same
JP2016063114A (ja) * 2014-09-19 2016-04-25 大日本印刷株式会社 貫通電極基板及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786592B2 (en) * 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
JP6137318B2 (ja) * 2013-07-22 2017-05-31 株式会社村田製作所 垂直共振面発光レーザアレイ
CN104795026A (zh) * 2015-05-13 2015-07-22 京东方科技集团股份有限公司 全彩有机发光二极管像素的驱动电路及其驱动方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060281363A1 (en) * 2005-06-14 2006-12-14 John Trezza Remote chip attachment
CN101127433A (zh) * 2006-08-17 2008-02-20 富士施乐株式会社 具有改善的高频特性的vcsel、半导体激光器件及光发送装置
US20130026625A1 (en) * 2011-07-26 2013-01-31 Mah Hian-Hang Flip-chip semiconductor device having anisotropic electrical interconnection and substrate utilized for the package
CN103035630A (zh) * 2011-10-07 2013-04-10 飞思卡尔半导体公司 堆叠半导体器件
WO2014013078A1 (en) * 2012-07-19 2014-01-23 Ipdia Semiconductor die with a through silicon via and manufacturing process of a such via
US20150145124A1 (en) * 2013-11-26 2015-05-28 Samsung Electronics Co., Ltd. Semiconductor chips with through-silicon vias, and semiconductor packages including the same
JP2016063114A (ja) * 2014-09-19 2016-04-25 大日本印刷株式会社 貫通電極基板及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
高雪飞 等: "Altium Designer 10 原理图与PCB设计教程", vol. 1, 31 August 2014, 北京希望电子出版社, pages: 70 - 71 *

Also Published As

Publication number Publication date
US20200388986A1 (en) 2020-12-10
US11189988B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
US10630048B2 (en) Electrically isolating adjacent vertical-emitting devices
US6724798B2 (en) Optoelectronic devices and method of production
US7315560B2 (en) Apparatus, system, and method for junction isolation of arrays of surface emitting lasers
US20190305522A1 (en) Emitter array with shared via to an ohmic metal shared between adjacent emitters
US8891569B2 (en) VCSEL array with increased efficiency
WO2015011984A1 (ja) 垂直共振面発光レーザアレイおよびその製造方法
US11855413B2 (en) Vertical-cavity surface-emitting laser array with isolated cathodes and a common anode
JP2015522217A (ja) キャビティ内コンタクトを有するｖｃｓｅｌ
CN114450862B (zh) 底发射多结vcsel阵列
US12003076B2 (en) Multi-layer metallization for multi-channel emitter array
CN113708215A (zh) 具有专门针对活动层的寻址能力的垂直腔面发射激光器
US11189988B2 (en) Electrically isolating vertical-emitting devices
CN111799651B (zh) 电绝缘垂直发射装置
US20240348008A1 (en) Vertical cavity surface emitting laser device with an integrated ground layer
US11569635B2 (en) Radiation-emitting semiconductor component
US20240283218A1 (en) Matrix addressable vertical-cavity surface-emitting laser array
CN113594853A (zh) 多通道发射器阵列的多层金属化
CN116417900A (zh) Vcsel芯片及其制备方法
US20220344899A1 (en) Optoelectronic semiconductor chip comprising a contact element and method of manufacturing an optoelectronic semiconductor chip
JP2023007740A (ja) 面発光レーザおよびその製造方法
CN113872046A (zh) 具有多个堆叠活性区的vcsel设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination