CN112038324A - 具有空气间隙的局部互连 - Google Patents

具有空气间隙的局部互连 Download PDF

Info

Publication number
CN112038324A
CN112038324A CN202010219087.7A CN202010219087A CN112038324A CN 112038324 A CN112038324 A CN 112038324A CN 202010219087 A CN202010219087 A CN 202010219087A CN 112038324 A CN112038324 A CN 112038324A
Authority
CN
China
Prior art keywords
conductive
insulator
void
conductive line
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010219087.7A
Other languages
English (en)
Inventor
林启文
S.B.克伦登宁
T.A.特罗尼克
U.阿兰
E.曼内巴赫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN112038324A publication Critical patent/CN112038324A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了具有空气间隙的局部互连。一种集成电路包括包含绝缘介电体的基底。多个导线以间隔开的布置在所述基底上方垂直延伸，所述多个导线包括第一导线和与第一导线相邻的第二导线。空隙在第一与第二导线之间。绝缘材料盖体位于所述空隙上方并且限定所述空隙的上边界，使得所述空隙进一步位于所述基底与所述绝缘材料盖体之间。在一些实施例中，一个或多个通孔接触导线中的一个或多个的上端。

Description

具有空气间隙的局部互连
背景技术
集成电路典型地包括利用半导体材料的电子属性的各种电子部件或器件，所述半导体材料诸如硅（Si）、锗（Ge）、砷化镓（GaAs）和磷化铟（InP）。集成电路可以包括晶体管、电容器、二极管和其他器件。晶体管的一个示例是场效应晶体管（FET），其包括三个端子：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的电导率，电荷载流子（例如，电子或空穴）通过所述沟道在源极与漏极之间流动。此外，金属氧化物半导体FET（MOSFET）包括在栅极与沟道之间的栅极介电体。MOSFET也可以称为金属-绝缘体-半导体FET（MISFETS）或绝缘栅FET（IGFET）。互补MOS（CMOS）结构使用p沟道MOSFET（PMOS）和n沟道MOSFET（NMOS）器件的组合来实现逻辑门和其他数字电路。举几个示例，FET可以用在存储器结构、功率应用和逻辑电路中。
FET的源极、漏极和栅极结构是在一些集成电路中进行电连接的示例位置。这些结构一般位于IC的器件层级，并且在也被称为前段制程（FEOL）处理的IC处理的第一阶段期间被处理。这些和其他结构可以电连接到例如电压供给、到另一个器件或者到金属化层中的信号总线，所述金属化层主要位于集成电路的不同层级中。例如，集成电路可以包括若干个金属化层，所述若干个金属化层垂直地位于器件层级上方，并且作为后段制程（BEOL）处理或IC制造的第二部分的部分而被制造。互连结构是用于在集成电路的不同层级中的结构之间进行电连接的一种方式，并且可以包括在金属化层内水平地延伸的导电材料。各种金属化层可以连接在一起和/或连接到具有导电通孔的器件，所述导电通孔垂直延伸通过集成电路的各种金属化层并且在所述各种金属化层之间延伸。
附图说明
图1图示了根据本公开实施例的集成电路的第一金属化层中互连结构的横截面视图，其中空隙位于相邻导线之间。
图2图示了根据本公开实施例的互连结构的横截面视图，该互连结构在不同材料的相邻导线之间具有空隙，其中空隙在其上端处利用介电膜来封闭。
图3图示了根据本公开实施例的互连结构的横截面视图，该互连结构在一些相邻导线之间具有空隙，并且在其他相邻导线之间具有间隔物材料。
图4图示了根据本公开实施例的互连结构的横截面视图，该互连结构在相邻导线之间具有空隙，其中空隙在其上端处被层间介电材料层封闭。
图5图示了根据本公开实施例的用于制造互连结构的方法的工艺流程。
图6A-6D图示了根据本公开的一些实施例的、根据图5的方法在各种处理阶段处互连结构的横截面视图。
图7图示了根据本公开的另一实施例的用于制造互连结构的方法的工艺流程。
图8A-8H图示了根据本公开的一些实施例的、根据图7的方法在各种处理阶段处互连结构的横截面视图。
图9图示了根据本公开的另一实施例的用于制造互连结构的方法的工艺流程。
图10A-10G图示了根据本公开的一些实施例的、根据图9的方法在各种处理阶段处互连结构的横截面视图。
图11图示了根据本公开实施例的示例计算系统，其具有实现本文中公开的互连结构的集成电路。
通过阅读与本文中描述的各图一起考虑的以下详细描述，将更好地理解本实施例的这些和其他特征。为了清楚的目的，可能不是每个部件都在每个附图中被标注。此外，如将领会的，各图不一定按比例绘制也不意图将所描述的实施例限制到所示出的具体配置。比如，虽然一些图一般指示直线、直角和光滑表面，但是在给定制造过程的真实世界限制的情况下，所公开的技术的实际实现方式可能具有不太完美的直线和直角，并且一些特征可能具有表面形貌或者以其他方式是非光滑的。简而言之，提供各图仅仅为了示出示例结构。
具体实施方式
公开了用于制造互连结构的技术，该互连结构包括相邻导线之间的空气间隙。在一个示例实施例中，互连结构可以在集成电路的器件上方的第一互连层级中找到，其中导线电耦合到器件层级处的结构。器件层级可以包括衬底上的器件，无论是与衬底直接接触还是通过一个或多个中间材料层与衬底间隔。互连结构包括在至少一些相邻导线之间的空隙或气体腔。
在一个示例实施例中，基底包括绝缘介电体。例如，基底可以是互连结构下方的器件层或金属化层。多个导线以大体平行且间隔开的布置从基底垂直向上延伸，其中多个导线中的至少一些相邻线在其间限定空隙或空气间隙。每个空隙由位于空隙上方并且限定空隙上边界的绝缘材料封闭。因而，每个空隙垂直地位于绝缘材料的基底与盖体之间，并且水平地位于相邻的线之间。一个或多个通孔向下延伸以接触导线中的一个或多个的上端。在线未连接到通孔的情况下，导线顶部具有绝缘体材料，该绝缘体材料从导线向上延伸到金属化层的上边界。导线顶部上的该绝缘体材料可以延伸到将空隙封闭的绝缘材料盖体，并且在一些情况下与该绝缘材料盖体重叠。
在一些实施例中，互连结构包括第一金属的第一导线和第二金属的第二导线。在一些这样的实施例中，第一导线顶部具有第一绝缘体，并且第二导线顶部具有不同于第一绝缘体的第二绝缘体，诸如以使能实现选择性蚀刻处理。在一些实施例中，可以采用掩蔽来选择性地限定在特定对的相邻导线之间的空隙。本文中公开的方法技术一般适用于集成电路的互连结构，并且可以被利用而不管集成电路中的（一个或多个）半导体材料和器件如何。然而，该方法技术特别地非常适合用于与逻辑结构一起使用。所公开的方法技术在具有带有紧密节距的导线的互连堆叠的情况下特别有用，该紧密节距诸如为大约30nm或更小、大约20 nm或更小或大约15 nm的节距。鉴于本公开，许多变型和实施例将是清楚的。
总体概述
集成电路（IC）包括与集成电路的器件和相关部件的电连接。许多电连接是使用在IC器件层上方的各种金属化层中的互连结构进行的。导电通孔可以垂直地形成在各种金属化层之间和/或通过各种金属化层，以使能实现对IC的对应部分的控制或使用。例如，集成电路表面上的接触焊盘可以通过电通路的方式连接到器件层级处的数百万个晶体管，该电通路通过互连结构的各种层级。
在互连的上层级处，导线一般比下金属化层中的导线更远地间隔开。在器件层上方的第一金属化层中，导线可以紧密地间隔，诸如具有大约30 nm或更小的节距。随着半导体器件进一步缩小，至器件的导线也变得更紧密地间隔。导电元件的密切间隔可能导致更高的电容，这负面影响IC的性能。即使当使用低k材料来隔离导线时，电容仍然可能高于所期望的。因而，存在对用于减小互连结构中电容的方法技术和结构的需求。本公开通过在相邻导线之间提供具有空隙（例如，气体或空气穴）的互连结构来解决该需求和其他需求。
应指出，如本文中所使用的被描述为“成分上不同”或“成分上有区别”的材料指代具有不同化学成分的两种材料。该成分差异可以比如由于在一种材料中但不在另一种材料中的元素（例如，SiO2在成分上不同于Si3N4），或者通过如下方式：一种材料具有与第二种材料相同的所有元素，但是那些元素中的至少一种在一种材料中有意以相对于另一种材料不同的浓度被提供（例如，具有70原子百分比锗的SiGe在成分上不同于具有25原子百分比锗的SiGe）。除了这样的化学成分多样性之外，材料还可以具有有区别的掺杂剂（例如，镓和镁）或者相同的掺杂剂但是以不同浓度。在再其他实施例中，成分上有区别的材料可以进一步指代具有不同结晶取向的两种材料。比如，（110）硅在成分上与（100）硅有区别或不同。
如本文中还使用的，术语“低
Figure 879391DEST_PATH_IMAGE001
”指代具有等于或小于二氧化硅（SiO2）的介电常数的介电常数的材料，根据一些测量方法，该介电常数具有为3.9的值。仅提供几个示例，低
Figure 530952DEST_PATH_IMAGE001
材料的示例包括无定形碳、旋涂玻璃、碳氧化硅（SiOCH）、氟掺杂的SiO2、碳掺杂的SiO2和倍半硅氧烷。如本文中还使用的，术语“高
Figure 45110DEST_PATH_IMAGE001
”指代具有大于二氧化硅（SiO2）的介电常数的介电常数的材料。仅提供一些示例，高
Figure 174740DEST_PATH_IMAGE001
介电材料的示例包括二氧化铪（HfO2）、二氧化锆（ZrO2）和二氧化钛（TiO2）。
本文中提供的技术和结构的使用可以使用工具而可检测，所述工具诸如：电子显微镜，其包括扫描/透射电子显微镜（SEM/TEM）、扫描透射电子显微镜（STEM）、纳米束电子衍射（NBD或NBED）和反射电子显微镜（REM）；成分映射；x射线晶体学或衍射（XRD）；能量色散x射线光谱学（EDX）；二次离子质谱法（SIMS）；飞行时间SIMS（ToF-SIMS）；原子探针成像或断层摄影；局部电极原子探针（LEAP）技术；3D断层摄影；或高分辨率物理或化学分析，仅举几个合适的示例分析工具。特别地，在一些实施例中，TEM可以对示出集成电路或管芯的横截面而言有用，该集成电路或管芯包括在至少一些相邻导线之间具有空隙或气体穴、而不是固体材料的互连结构。
架构
图1图示了根据一个实施例的集成电路（IC）的第一金属化层120中互连结构100的横截面视图。互连结构100包括多个导线110，其中每个导线在第一金属化层120中垂直延伸。在该示例中，导线110包括第一金属的第一导线110a和不同于第一金属的第二金属的第二导线110b。在其他实施例中，互连结构100可以具有仅一种金属的导线110。此外，第一导线110被图示为具有较短的垂直高度，并且第二导线被图示为具有较大的垂直高度，但是这不是必需的。在一些实施例中，一种金属的导线110可以具有与另一种金属的导线110相同或不同的垂直高度。给定金属的导线110可以具有相同或不同的垂直高度。鉴于本公开，许多变型和实施例将是清楚的。
每个导线110在下端111与上端112之间垂直延伸。每个导线110至少部分地通过第一金属化层120延伸到与其顶部表面112a接触的绝缘体或导体（例如，通孔124）。在不与通孔124接触的情况下，第一导线110a延伸到其顶部表面112a上的第一绝缘体113，并且第二导线110b延伸到其顶部表面112a上的第二绝缘体114，其中第二绝缘体114不同于第一绝缘体113。应指出，第一绝缘体113和第二绝缘体114可以包括多个层，所述多个层可以展现或可以不展现可检测的边界。在一些实施例中，第一绝缘体113和第二绝缘体114在成分上有区别，以使能实现选择性蚀刻处理，诸如下面更详细地讨论的。在该示例中，第一导线110a中的一个和第二导线110b中的一个延伸到并接触导电通孔124。在其中导线110未完全地延伸通过第一金属化层120的实例中，导线110的顶部表面112a上的绝缘体或导体沿着其下方导线110的路径从导线的顶部表面112a垂直延续并且到第一金属化层120的上边界。
相邻导线110（包括在其顶部表面上的绝缘体或通孔）彼此间隔。在该示例实施例中，相邻导线110在其间限定空隙126。空隙126可以是真空穴、或者空气或其他气体的封合的穴。例如，空隙126在其上端被绝缘介电体127封闭，绝缘介电体127在每个导线110的顶部上的相应绝缘体或通孔之间横向延伸。这里，相邻导线110之间的空隙126垂直延伸，并且在其底部处被其下方的基底或层116（例如，具有ILD 118和/或接触部115的器件层）界定，在其顶部处被绝缘介电体127界定。空隙126在其各侧上被导线110和它们相应的绝缘体113、114界定。
根据一些实施例，导线110中的一个或多个在下端111处与下方的层116中的IC器件117、半导体或导电结构的接触部115电耦合。如将领会的，器件层116中的接触部115通过ILD 118而彼此隔离，ILD 118填充在器件结构117的顶部上以及在器件结构117之间的空间。如该示例实施例中所示出的，导线110在第一金属化层120中，并且第一金属化层120下方的层116是器件层。在这样的情况下，器件层116可以包括器件层典型的任何数目的特征，诸如包括源极和漏极区的晶体管以及栅极结构。在一个这样的示例中，接触部115可以是例如源极区和漏极区接触部，或者栅极接触部。晶体管可以是任何类型的晶体管，无论是具有平面晶体管架构还是非平面架构，诸如基于鳍的晶体管和纳米线晶体管。应指出，本公开的原理可以应用于任何金属化层中的互连结构100，无论是接近器件层的局部互连还是局部互连层上方的上金属化层。
现在参考图2，根据本公开的另一个实施例，横截面视图图示了集成电路（IC）的互连结构100。在该示例中，互连结构100包括第一金属的多个第一导线110a和第二金属的多个第二导线110b。第一导线110a和第二导线110b垂直延伸，并且具有交替的、间隔开的布置。除了导线110接触通孔124的地方之外，第一导线110a的顶部表面112a还接触第一绝缘体113，并且第二导线110b的顶部表面112a还接触第二绝缘体114。第一绝缘体113和第二绝缘体114从其下方的导线所限定的路径垂直延伸并大体沿着所述路径延伸。相邻导线110被空隙126间隔，空隙126在相邻导线110之间垂直延伸。如上面指出的，空隙126可以是真空或气体穴。在该示例中，每个空隙126在顶部处被绝缘介电体127封闭，绝缘介电体127诸如是金属氧化物或碳掺杂的氧化物。在一些实施例中，仅当导线110具有至少与绝缘介电体127的底部一样高的垂直高度时，通孔124才接触导线110。在一些这样的实施例中，例如，由于绝缘介电体127的存在，与通孔124相邻的空隙126可以在通孔处理期间保持封闭。在其他实施例中，诸如这里所示出的，通孔124可以与至少同绝缘介电体的底部一样高的导线110进行接触，并且与具有在绝缘介电体127的底部下方的顶部表面112a的导线进行接触。
与上面讨论的实施例一样，第一导线110a被图示为具有较短的垂直高度，并且第二导线110b被图示为具有较大的垂直高度，但是这不是必需的。在一些实施例中，一种金属的导线110可以具有与另一种金属的导线110相同或不同的垂直高度。给定金属的导线110可以具有相同或不同的垂直高度。此外，虽然该示例包括第一和第二导线110a、110b，但是互连结构100不必需具有多于一种类型的导线110。鉴于本公开，许多变型和实施例将是清楚的。
现在参考图3，根据本公开的另一个实施例，横截面视图图示了集成电路（IC）的互连结构100。在该示例中，互连结构100包括第一金属的多个第一导线110a和第二金属的多个第二导线110b，其中导线110垂直延伸并具有交替的、间隔开的布置。除了导线110接触通孔124的地方之外，第一导线110a的顶部表面112a还接触第一绝缘体113，并且第二导线110b的顶部表面112a还接触第二绝缘体114。第一绝缘体113和第二绝缘体114从其下方的导线110所限定的路径垂直向上延伸并大体沿着所述路径延伸。在该示例中，一些但不是所有相邻导线110被空隙126间隔。每个空隙126在顶部处被绝缘介电体127封闭，绝缘介电体127诸如金属氧化物或碳掺杂的氧化物。在其他相邻的导线（和它们相应的绝缘体或通孔）之间是间隔物材料130，诸如氰酸硅（其被称为Si(OCN)4或更一般地被称为SiOCN）。每个通孔124在其一侧或两侧上沿着间隔物材料130延伸。在一些实施例中，通孔124在两个侧面与间隔物材料相接。如在该示例中可以看到的，间隔物材料130延伸金属化层120的整个垂直高度，而导线110延伸小于金属化层120的完全垂直高度。第一绝缘体113、第二绝缘体114、绝缘介电体127和间隔物材料130的顶部表面共面，并且限定金属化层120的上边界。通孔124的部分在金属化层120上方延伸。
现在参考图4，根据本公开的另一个实施例，横截面视图图示了用于集成电路（IC）的互连结构100。在该示例中，互连结构100包括第一金属的多个第一导线110a和第二金属的多个第二导线110b。导线110从基底（例如，层116）以交替的、间隔开的布置垂直延伸。除了导线110接触通孔124的地方之外，第一导线110a的顶部表面112a还接触第一绝缘体113，并且第二导线110b的顶部表面112a还接触第二绝缘体114。第一绝缘体113和第二绝缘体114从其下方的导线所限定的路径垂直向上延伸并大体沿着所述路径延伸。第一绝缘体113和第二绝缘体114的顶部表面共面，并且限定金属化层120的上边界120a。相邻导线110被空隙126分离，空隙126在相邻导线110之间垂直延伸。在该示例中，每个空隙126在顶部处被金属化层120顶部上的层间介电体118的层封闭，并且与第一和第二绝缘体113、114接触。层间介电体118填充在金属化层120上方延伸的通孔124的部分之间的空间。如在该示例中所示出的，空隙126在每对相邻导线110之间，但是这不是必需的。在其他示例实施例中，诸如在图3中所示出的，间隔物材料在一些相邻的导线之间。鉴于本公开，许多变型和实施例将是清楚的。
制造方法技术
现在参考图5、图7和图9，流程图表图示了根据一些实施例的制造用于集成电路的互连结构的方法200、300、400中的工艺流程。连同对每个工艺流程的讨论一起，将参考图6、图8和图10来讨论在各种处理阶段处的示例结构。例如，在互连结构的上下文中讨论方法200、300、400，该互连结构位于在集成电路的器件层级中的前段制程器件上方的第一金属化层中。然而，方法200、300、400不局限于在第一金属化层中制造，并且本公开的互连结构可以类似地在集成电路的第二、第三、第四或其他金属化层中被制造。在一个示例中，互连结构中的导线被电耦合到位于IC的器件层级中的半导体器件。在一些实例中，半导体器件直接接触衬底材料或被制造成包括衬底材料，诸如体硅晶片或其他合适的衬底。在其他实例中，半导体器件由沉积在衬底上或之上的半导体材料制成或包括所述半导体材料，其中半导体材料直接接触衬底或通过一个或多个绝缘、导电或半导电材料的中间层而与衬底分离。
一般而言，方法200、300、400可以使用任何合适的半导体制造技术来执行，所述半导体制造技术包括沉积、光刻、湿法或干法化学蚀刻过程（例如，原子层蚀刻、等离子体蚀刻、湿法蚀刻）、化学机械抛光、沉积或外延生长过程（例如，CVD、PVD、ALD、VPE、MBE、LPE）、熔融再生长和/或任何其他合适的处理，如将领会的那样。方法200、300可以包括更少的过程，并且因此可以被认为比方法400简单，方法400一般包括附加过程。然而，根据一些实施例，在一些情形中，方法400通过提供对间隔物材料移除的增加控制而可以是有利的。
图5的方法200以如下开始：提供205具有从基底垂直延伸的多个导线的局部互连堆叠，其中导线被导线之间的间隔物材料间隔。例如，基底是互连堆叠的金属化层下方的层，诸如器件层或其他互连层。导线可以具有40 nm或更小、包括30 nm或更小、25 nm或更小、20 nm或更小、15 nm或更小以及10 nm或更小的节距P。类似地，根据一些实施例，相邻导线之间的横向距离D可以是30 nm或更小，包括20 nm或更小、15 nm或更小、10 nm或更小以及5 nm或更小。在每个导线的顶部上是绝缘体材料（例如，“盖体”），其中绝缘体材料的盖体填充在导线的顶部表面和金属化层的上边界上方的任何未填充的垂直距离。在一些实施例中，导线包括第一金属的一个或多个导线和第二金属的一个或多个导线。可以利用不同于间隔物材料的第一绝缘体材料为第一金属加盖。可以利用不同于第一绝缘体材料并且不同于间隔物材料的第二绝缘体材料为第二金属加盖。在一些这样的实施例中，导线可以具有交替或半交替的布置（例如，第一-第二-第一-第二或者第一-第一-第二-第二-第一-第一-第二-第二等）。与第二金属的导线相比，第一金属的导线可以具有相同或不同的垂直高度。此外，给定金属的导线可以具有相同或不同的垂直高度。用于导线和/或通孔的一些可接受的金属的示例包括铝、银、金、铜、钨、钴、钌及其合金。鉴于本公开，许多变型和实施例将是清楚的。
图6A图示了集成电路的器件层277上金属化层276中的示例局部互连堆叠275的横截面视图。局部互连堆叠275包括第一金属且第一垂直高度H1的第一导线279以及第二金属且第二垂直高度H2的第二导线281。利用第一绝缘体283为第一导线279加盖，第一绝缘体283垂直向上延伸至金属化层276的上边界276a。利用第二绝缘体285为第二导线281加盖，第二绝缘体285垂直向上延伸至金属化层276的上边界276a。间隔物材料287填充在相邻导线279与相应的绝缘体材料盖体之间的区，如果有的话。第一绝缘体283、第二绝缘体285、间隔物材料287的顶部表面共面，并且限定金属化层276的上边界276a。在该示例中，间隔物材料287在基底（例如层277）与金属化层的上边界276a之间延伸金属化层276的整个垂直高度，即使当导线的金属不如此时。示例间隔物材料291是氰酸硅（其被称为Si(OCN)4或更一般地被称为SiOCN）。第一绝缘体283和第二绝缘体285的示例包括氧化物（例如，HfO2、SiO2）和氮化物（例如，TiN、Si3N4）。如将领会的，选择第一绝缘体283、第二绝缘体285和间隔物材料291以使能实现对这些材料的选择性蚀刻。
图5的方法200以如下继续：形成210与导线中的一个或多个接触的导电通孔。在一个实施例中，形成210仅与导线中的一些接触的通孔，所述导线中的一些诸如仅第一金属的导线、仅第二金属的导线、第一或第二金属的所有导线的子集或者特定金属的导线的子集。例如，可以通过沉积蚀刻掩模并且对在掩模中对应于通孔位置的开口进行图案化来执行过程210。通过掩模中的开口而暴露的绝缘体材料的盖体可以通过湿法或干法蚀刻技术被移除，而同时保留间隔物材料完整或基本上完整。然后，被移除的绝缘体材料留下的剩余开口可以利用诸如上面所指出的金属或其他导电材料来填充。可选地，可以执行对暴露导线的暴露金属进行清洁或其他处理、继之以蚀刻掩模的移除，如将领会的那样。
图6B图示了在形成210导电通孔289之后的图6A的局部互连堆叠275的横截面视图。在该示例中，第一绝缘体283从第一导线279中的一些但不是所有移除。通孔289延伸到金属化层276中，以与暴露的第一导线279进行接触，从而取代先前在那里的第一绝缘体283。通孔289的一部分还包括金属化层276的上边界276a顶部上的一些金属或导电材料，该部分对应于在过程210中使用的掩模开口。
图5的方法200以如下继续：移除215相邻导线之间的间隔物材料和导线上的相应的绝缘体材料盖体。例如，可以使用原子层蚀刻过程来执行过程215。例如，碳氟化合物等离子体蚀刻已经示出对于氰酸硅（SiOCN）间隔物材料的高纵横比移除是有效的。原子层蚀刻还已经示出对二氧化硅（SiO2）、氮化硅（Si3N4）、氧化铪（HfO2）和氮化钛（TiN）——可以用于第一和第二绝缘体的化合物——是选择性的。照此，当第一和第二绝缘体材料选自这些化合物时，过程215可以有效地移除间隔物材料，而同时保留导线上的绝缘体材料的盖体完整或基本上完整。
由于与湿法蚀刻技术的较慢液体扩散相比、挥发性蚀刻产物的经改善的质量传输，因此对高纵横比间隔物材料使用气相蚀刻可以是特别合期望的。间隔物材料可以选自介电材料，其包括但不限于二氧化硅、氮化硅、氮化铝、氧化铝、氧化镓、氧化锌、二氧化钛、二氧化锆和二氧化铪。这样的介电材料的气相蚀刻可以通过如下来完成：在典型地为0.1至500托的减小的压强之下、典型地在150-400℃之间加热衬底，并且可替换地，与吹扫步骤交替进行地将衬底暴露于一种或多种气相物质，以移除挥发性蚀刻产物。在一些材料的情况下，可以采用化学气相蚀刻，其涉及气相蚀刻剂引入、继之以吹扫，以移除未使用的蚀刻剂和挥发性蚀刻产物。例如，可以通过气相暴露于氟化剂（诸如无水氟化氢（HF））来移除TiO2。在其他实施例中，使用两种或更多种气相试剂，以用于使用构成原子层蚀刻（ALE）过程的自限制表面反应来移除间隔物材料。这些过程典型地涉及表面活化步骤、继之以吹扫步骤，所述表面活化步骤可以是使用如下各项的化学氧化：氧气（O2）、臭氧（O3）、过氧化氢（H2O2）或氧气（O2）等离子体，或者诸如氟气（F2）、三氟化氮（NF3）等离子体、二氟化氙（XeF2）、四氟化锗（GeF4）、四氟化硫（SF4）、氯气（Cl2）、四氯化锗（GeCl4）、四氯化硅（SiCl4）或亚硫酰氯（SOCl2）之类的卤化试剂。该活化的表面层通过由第二蚀刻试剂引入新的配体而被转化成挥发性蚀刻物质、继之以吹扫步骤，该第二蚀刻试剂可以是卤素或有机配体。
代表性的原子层蚀刻（ALE）过程的示例包括但不限于：i）使用三甲基铝（AlMe3）、继之以氟化试剂对SiO2的ALE；ii）使用氧化（例如，暴露于O2、O3、H2O2或O2等离子体）、继之以AlMe3并且然后是氟化试剂对氮化硅的ALE；iii）使用氟化试剂、继之以氯化试剂（诸如SnCl4或TiCl4）对氧化镓（Ga2O3）的ALE；iv）使用O2等离子体、继之以乙酰丙酮，或者可替换地使用氟化试剂、继之以二甲基氯化铝（AlMe2Cl）对氧化锌（ZnO）的ALE；v）使用氟化试剂、继之以AlMe3 或AlMe2Cl对氧化铝或“矾土”（Al2O3）的ALE；vi）使用乙酰丙酮锡（Sn(acac)2）、继之以氟化试剂对氮化铝（例如Al3N4）的ALE；vii）使用氟化试剂、继之以TiCl4 或SiCl4、AlMe3或AlMe2Cl对氧化锆的氧化铪的ALE。可以选择这些气相蚀刻过程，以便对其他周围材料具有高选择性，使得可以在不损坏剩余结构的情况下在导线之间形成期望的空气间隙。
图6C图示了在移除215间隔物材料287之后的局部互连堆叠275的横截面视图。在该示例中，没有掩蔽被执行，因此过程215的原子层蚀刻移除了所有相邻导线之间的间隔物材料287，而同时保留第一导线279、第二导线281、第一绝缘体材料283、第二绝缘体材料285和通孔289完整或基本上完整。如在图6C中可以看到的，间隔物材料287的移除导致在相邻导线与相应绝缘体材料之间的对应空隙291。在该示例中，空隙291从器件层277（例如，器件层277的层间介电体）沿着导线和其上的相应绝缘体材料的整个高度垂直延伸。如上面指出的，原子层蚀刻处理可以选择性地移除具有高纵横比的区域中的材料，诸如在相邻导线之间的材料。尽管如此，在一些实施例中，间隔物材料287的相对小的残留部分也可以保持在导线之间的空隙291中。
图5的方法200以如下继续：对相邻导线之间的空隙的上端部分和它们相应的绝缘体材料盖体进行加盖或封闭220。例如，可以通过在局部互连堆叠275上沉积层间介电体（ILD）的层来执行过程220。ILD可以是绝缘体、钝化材料、其他合适的材料。在一些实施例中，仅举几个示例，ILD材料可以是氧化铝（Al2O3）、氮化硅（Si3N4）、二氧化硅（SiO2）、碳掺杂的二氧化硅（SiO2:C）或旋涂玻璃。作为沉积技术（例如旋式涂覆或毯式沉积）和导线之间空隙的纵横比的结果，ILD一般形成与第一和第二绝缘材料的顶部表面接触的材料层，从而封闭空隙的顶部。在一些实施例中，ILD具有相对少或没有向下到空隙中的穿透。在其他实施例中，ILD可以稍微延伸到空隙中的一些或所有中。过程220可选地包括诸如通过化学机械抛光（CMP）使ILD凹陷或平坦化以与通孔289的顶部表面共面。
图6D图示了在封闭220空隙291的上端部分291a之后的局部互连堆叠275的横截面视图，其中ILD 293的层沉积在金属化层276的顶部上。如在该示例中图示的，ILD 293已经被抛光成与通孔289的顶部表面共面。ILD 293被图示为稍微下垂到每个空隙291的上端部分291a中。已经完成了过程220，局部互连堆叠275已经封闭了相邻导线279、281之间的空隙291。
现在参考图7，流程图表图示了根据本公开其他实施例的制造用于集成电路的互连结构的方法300中的过程。如下面所讨论的，根据一些实施例，方法300可以包括可选的掩蔽过程。图8A-8H图示了在各种处理阶段处的示例互连结构的横截面视图，并且将连同图7的方法300一起被讨论。图8A-8H示出了方法300的两个实施例的示例结构，一个实施例包括掩蔽过程并且一个实施例省略了掩蔽过程。
图7的方法300以如下开始：提供305具有垂直延伸的多个导线的局部互连堆叠，其中导线被导线之间的间隔物材料间隔。类似于上面讨论的过程205，导线可以具有40 nm或更小、包括30 nm或更小、25 nm或更小、20 nm或更小、15 nm或更小以及10 nm或更小的节距P。根据一些实施例，相邻导线之间的横向距离D可以是30 nm或更小，包括20 nm或更小、15nm或更小、10 nm或更小以及5 nm或更小。在每个导线的顶部上是绝缘体材料（例如，“盖体”），其中绝缘体材料的盖体填充导线上方到金属化层的上边界的任何未填充的垂直距离。在一些实施例中，导线包括第一金属的一个或多个导线以及第二金属的一个或多个导线。可以利用不同于间隔物材料的第一绝缘体材料为第一金属加盖。可以利用不同于第一绝缘体材料并且不同于间隔物材料的第二绝缘体材料为第二金属加盖。在一些这样的实施例中，导线可以具有交替或半交替的布置。与第二金属的导线相比，第一金属的导线可以具有相同或不同的垂直高度。此外，给定金属的导线可以具有相同或不同的垂直高度。用于导线和/或通孔的一些可接受的金属的示例包括铝、银、金、铜、钨、钴、钌及其合金。鉴于本公开，许多变型和实施例将是清楚的。
图8A图示了集成电路的基底（例如，器件层277）上的金属化层276中的示例局部互连堆叠275的横截面视图。局部互连堆叠275包括第一金属的第一导线279，并且该第一导线279具有第一垂直高度H1。局部互连堆叠275还包括第二金属的第二导线281，并且该第二导线281具有第二垂直高度H2。利用第一绝缘体283为第一导线279加盖，并且利用第二绝缘体285为第二导线281加盖。间隔物材料287填充在相邻导线279与相应的绝缘体材料盖体之间的区，如果有的话。在该示例中，间隔物材料291延伸至金属化层276的上边界276a的整个垂直距离，即使当导线的金属不如此时。上面针对方法200讨论的间隔物材料291以及第一和第二绝缘体材料的示例也可以用在方法300中。
图7的方法300可选地以如下继续：在局部互连堆叠的一些部分之上沉积310掩模材料。在一个实施例中，掩模材料是光致抗蚀剂或碳硬掩模，并且被沉积在间隔物材料287要保持的地方。使用合适的过程（诸如光刻）来对掩模材料进行图案化。可以使用任何合适的过程来施加掩模材料，仅举几个示例，所述任何合适的过程包括旋涂过程、化学气相沉积（CVD）、物理气相沉积（PVD）和等离子体增强化学气相沉积（PECVD）。对掩模材料的使用可以是有利的，期望的是在不具有空隙的区中形成通孔。例如，当第一导线279具有相对小的垂直高度时，当沿着第一导线279的间隔物材料287已经被移除时，沉积与第一导线279接触的导电通孔289可能是更困难的。因此，为了避免对相邻导线的电短路或利用金属填充空隙291，在一些境况中可以使用掩模。
图8B图示了在对掩模材料360的沉积305和图案化之后的局部互连堆叠275的横截面视图。掩模材料305用于保护其下方的间隔物材料287免于后续蚀刻处理，诸如下面针对过程315所讨论的。如下面所讨论的，后续可以在掩模材料305的位置中处理导电通孔。
图7的方法300以如下继续：移除315相邻导线之间的间隔物材料。过程315可以例如使用原子层蚀刻过程来执行，所述原子层蚀刻过程在上面针对方法200的过程215进行了讨论。如将领会的，过程315可以利用原子层蚀刻过程来执行，而不管是否施加掩模材料360，尽管蚀刻过程的一些参数可以取决于为掩模材料360选择的材料来被调整。在移除间隔物材料之后，在为后续处理准备中，过程315可以包括移除掩蔽材料360（当存在时）。
图8C和图8D图示了在移除315间隔物材料之后的局部互连堆叠275的横截面视图。图8C是在不使用掩模材料360的情况下执行的过程315的示例。由于在该示例中没有掩蔽被执行，因此所有相邻导线之间的间隔物材料287已经被移除，而同时保留第一导线279、第二导线281、第一绝缘体材料283和第二绝缘体材料285完整或基本上完整。此外，由于在该示例中第一和第二导线279、281以交替的图案布置，因此在每个实例中，在第一导线279与第二导线281之间存在空隙291。在该处理阶段处，每个空隙291沿着导线和其上的相应绝缘体材料的整个高度垂直延伸。换言之，空隙291延伸金属化层276的整个垂直高度。如上面指出的，在一些实施例中，间隔物材料287的相对小的残留部分可以保持在导线之间的空隙291中。
图8D是在存在掩模材料360的情况下移除间隔物材料287之后的局部互连堆叠275的示例。在该示例的结构的右侧和左侧的未掩蔽区中，间隔物材料287未被掩模材料360覆盖，并且因此已经被移除，从而导致在这些位置中的相邻导线之间的空隙291。在该示例结构的右侧和左侧上，在顶部具有第一绝缘体283的第一导线279与顶部具有第二绝缘体285的第二导线281之间存在空隙291，但是这样的布置不是必需的。如图8D中所示出的，在被掩模材料360保护的结构的中间区中，尚未移除间隔物材料287。
图7的方法300以如下继续：封闭320（一个或多个）空隙的上端部分。过程320可以包括对掩模材料360（如果存在）的移除，如果其在过程315中尚未被执行的话。在一个实施例中，可以通过低k介电膜的PVD或CVD沉积来执行封闭320空隙。在一些实施例中，介电膜是金属氧化物，诸如碳掺杂的氧化硅（CDO）或有机硅酸盐玻璃（OSG）。如将领会的，其他沉积方法和材料是可接受的。在沉积时，低k介电膜是局部互连堆叠275顶部上的材料层，并且填充每个空隙291的上端部分291a。在沉积之后，低k介电膜被抛光或以其他方式凹陷以与第一和第二绝缘材料的顶部共面，从而保留介电膜作为封闭每个空隙291的栓塞或盖体。
图8E和图8F图示了在沉积低k介电膜365以封闭空隙291、继之以利用化学机械抛光进行平坦化之后的局部互连堆叠275的横截面视图。在图8E和图8F中的每一个中，介电膜365占据空隙291的上端部分291a（参见图8F中的结构的右侧和左侧处）。将空隙291封围在底部上的器件层277、顶部上的介电膜365以及在每一侧上的顶部具有相应绝缘体材料的导线279、281之间。
图7的方法300以如下继续：处理325用于导线中的一些或所有的下一层通孔。过程325可以例如通过如下来执行：沉积蚀刻掩模，并且在掩模中对应于通孔将进行接触的期望导线的位置处对开口进行图案化。由于过程320的介电膜不存在于第一和第二绝缘体283、285的顶部之上，因此选择性蚀刻过程可以用于移除第一和/或第二绝缘体材料283、285，而同时保留空隙291的上端部分291a中的介电膜完整。例如，通过掩模中的开口而暴露的绝缘体材料盖体可以通过湿法或干法蚀刻技术被移除，而同时保留空隙291的上端部分291a中的介电膜完整。被移除的绝缘体材料留下的剩余空隙然后可以利用诸如上面指出的金属或其他导电材料来填充。可选地，可以执行对暴露导线的暴露金属进行清洁或其他处理、继之以蚀刻掩模的移除，如将领会的那样。
图8G和图8H图示了在处理325下一层通孔289之后的局部互连堆叠275的横截面视图。在图8G中，根据一些实施例，通孔289与第二导线281进行接触，该第二导线281具有至少延伸到介电膜365底部的垂直高度。作为结果，移除第二导线281顶部上的第二绝缘体285不打开与第二导线281相邻的空隙291以供通孔289的金属沉积。因此，处理通孔289可以避免对相邻导线的电短路，并且可以避免将金属引入空隙291中，如将领会的那样。
在图8H中，通孔289与第一导线279进行电接触，该第一导线279具有较小的垂直高度并且不延伸到介电膜365的层级。通过使间隔物材料287保持与将容纳通孔289的第一导线279相邻，可以执行过程325而不与相邻导线电短路，如将领会的那样。如在图8H中还示出的，在该示例结构的右侧和左侧处，空隙291被封围在介电膜365下方。这里，每个空隙291在具有第一绝缘体283的第一导线279与具有第二绝缘体285的第二导线281之间。鉴于本公开，许多变型和实施例将是清楚的。
现在参考图9，流程图表图示了根据其他实施例的制造用于集成电路的互连结构的方法400中的过程。图9的方法400以如下开始：提供405具有垂直延伸的多个导线的局部互连堆叠，其中导线被导线之间的间隔物材料间隔。与上面讨论的一些实施例一样，导线可以具有40 nm或更小、包括30 nm或更小、25 nm或更小、20 nm或更小、15 nm或更小以及10nm或更小的节距P。根据一些实施例，相邻导线之间的横向距离D可以是30 nm或更小，包括20 nm或更小、15 nm或更小、10 nm或更小以及5 nm或更小。在每个导线的顶部上是绝缘体材料（例如，“盖体”），其中绝缘体材料的盖体填充导线上方到金属化层的上边界的任何未填充的垂直距离。在一些实施例中，导线包括第一金属的一个或多个导线和第二金属的一个或多个导线。可以利用不同于间隔物材料的第一绝缘体材料为第一金属加盖。可以利用不同于第一绝缘体材料并且不同于间隔物材料的第二绝缘体材料为第二金属加盖。在一些这样的实施例中，导线可以具有交替或半交替的布置。与第二金属的导线相比，第一金属的导线可以具有相同或不同的垂直高度。此外，给定金属的导线可以具有相同或不同的垂直高度。用于导线和/或通孔的一些可接受的金属的示例包括铝、银、金、铜、钨、钴、钌及其合金。鉴于本公开，许多变型和实施例将是清楚的。
图10A图示了集成电路的器件层277上金属化层276中的示例局部互连堆叠275的横截面视图。局部互连堆叠275包括第一金属且第一垂直高度H1的第一导线279以及第二金属且第二垂直高度H2的第二导线281。利用第一绝缘体283为第一导线279加盖，并且利用第二绝缘体285为第二导线281加盖。第一和第二绝缘体283、285从相应导线的顶部表面延伸到金属化层276的上边界276a。间隔物材料287填充在相邻导线279与相应的绝缘体材料盖体之间的区，如果有的话。在该示例中，间隔物材料291延伸金属化层276的整个垂直距离，即使当导线的金属不如此时。上面针对方法200讨论的间隔物材料291以及第一和第二绝缘体材料的示例也可以用在方法400中。
图9的方法400以如下继续：在局部互连堆叠275中的现有第二绝缘体285上选择性地再生长410第二绝缘体285材料。过程410增加在金属化层上边界上方的第二绝缘体285的垂直高度。如将领会的，选择性再生长410可以使用诸如气相沉积和外延生长之类的任何合适的方法来执行。在第二绝缘体285的再生长410之后，不同于第一间隔物材料287的第二间隔物材料288被沉积在局部互连堆叠275上并且被蚀刻，以导致第二间隔物材料288在第一间隔物材料287的顶部上并且从第一间隔物材料287沿着延伸的第二绝缘体285的相对侧向上延伸。例如，可以使用毯式沉积技术来沉积第二间隔物材料288。掩蔽和蚀刻处理可以用于将第二间隔物材料288图案化到沿着第二绝缘体材料285的侧壁中。在一个实施例中，第一间隔物材料是SiOCN，并且第二间隔物材料是SiO2、SiN、HfO2或TiN。如上面指出的，已经确定的是，使用碳氟化合物等离子体蚀刻过程，SiOCN的原子层蚀刻对SiO2、SiN、HfO2和TiN是选择性的。
图10B图示了在第一绝缘体293的选择性再生长410和沿着第一绝缘体293材料各侧沉积第二间隔物材料288之后的局部互连堆叠275的横截面视图。如在图10B中可以看到的，第一绝缘体293和间隔物材料287现在于金属化层276的上边界276a上方垂直延伸。
图9的方法400以如下继续：诸如使用毯式沉积技术，在结构顶部上重新沉积415第一绝缘体。然后，可以使用化学机械抛光或其他合适的技术来根据需要对结构进行平坦化417，使得第一绝缘体、第二绝缘体和第二间隔物材料的顶部共面。图10C和图10D图示了在沉积第一绝缘体283并且然后对结构进行平坦化之后的局部互连堆叠275的横截面视图。
图9的方法400以如下继续：移除420第二绝缘体、继之以移除422导线之间的第一间隔物材料。在一个实施例中，原子层蚀刻用于选择性地移除第二绝缘体，并且然后选择性地移除导线之间的第一间隔物材料。如上面针对方法200的过程215所讨论的，原子层蚀刻已经被示出为在各种材料之间是选择性的，并且对在具有高纵横比的几何结构中移除材料是有效的。如将领会的，可以选择第一绝缘体、第二绝缘体、第一间隔物材料和第二间隔物材料，以导致使用气相蚀刻而对期望材料的移除。
图10E图示了在移除第二绝缘体285和（第一）间隔物材料287以导致在导线之间的空隙291之后的局部互连堆叠275的横截面视图。如在该示例中可以看到的，第二间隔物材料288的凸起（lobe）从第一导线279上的第一绝缘体材料283横向延伸。作为添加的第一绝缘体283的结果，第二间隔物材料288的凸起在第二导线281的顶部上方垂直地间隔，这为气相蚀刻剂达到并移除第一与第二导线279、281之间的间隔物材料287提供足够的空间。第二间隔物材料288的凸起也可以用作掩模，以防止第二绝缘体285在后续处理中沉积在空隙291中。
图9的方法400以封闭425空隙而继续。在一个实施例中，过程425可以通过将第二绝缘体材料沉积到第二导线281上来执行。例如，第二绝缘体通过在第二间隔物材料的凸起之间的间隙而被沉积，以落在第二导线281的顶部上。根据需要，可选地对结构进行平坦化。
图10F图示了在封闭空隙291之后的局部互连堆叠275的横截面视图。在该示例中，使用气相沉积技术沉积了第二绝缘体285。第二绝缘体285落在第二导线281上以及第一绝缘体283和第二间隔物材料288的暴露顶部表面上。该结构被平坦化以从第一绝缘体283和第二间隔物材料288移除第二绝缘体285。
图9的方法400以对用于导线中的一些或所有的下一层通孔进行处理430而继续。在一个实施例中，过程430可以利用选择性蚀刻处理来执行，以移除第一和/或第二绝缘体材料283、285，而同时保留第二间隔物288完整。在一个实施例中，使用各向异性蚀刻在对应于导线的位置中限定通孔开口。被移除的绝缘体材料留下的剩余空隙然后可以利用金属或其他导电材料来填充，以形成与（一个或多个）导线接触的导电通孔289。在一个实施例中，使用原子层沉积（ALD）来沉积导电通孔。例如，导电通孔可以由诸如多晶硅、铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）之类的宽范围的金属、合金或其他导电材料制成。
图10G图示了在处理430下一层通孔289之后的局部互连堆叠275的横截面视图。在图10G中，通孔289与第二导线281中的一个并且与第一导线279中的一个进行接触。在这些位置中，通孔289也接触第二间隔物材料288的各侧和顶部，从而封闭与每个通孔289相邻的空隙291。在移除第一导线279中的一个上的第一绝缘体283之后，通孔延伸通过第二间隔物材料288之间的所得开口以接触第一导线279。类似地，在移除第二导线281中的一个上的第二绝缘体285之后，通孔289延伸通过第二间隔物材料288之间的所得开口以接触第二导线281。
应指出，为了易于描述，以特定次序示出了方法200、300和400中的过程。然而，根据一些实施例，过程中的一个或多个可以用不同的次序执行或者可以根本不执行（并且因此是可选的）。如将领会的，如上所述的过程不是穷举的，并且一些过程可以包括附加的处理，诸如光刻、隔离层的沉积和其他这样的过程。
示例系统
图11图示了根据本公开实施例的利用本文中公开的互连结构或技术实现的计算系统1000。如可以看到的，计算系统1000容纳母板1002。母板1002可以包括多个部件，所述多个部件包括但不限于处理器1004（包括嵌入式存储器，诸如结合了如本文中所述的凹陷的薄沟道TFT的eDRAM）和至少一个通信芯片1006，每个通信芯片1006可以物理和电耦合到母板1002或者以其他方式集成在其中。如将领会的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的仅有板，仅举几个示例。
计算系统1000取决于其应用可以包括一个或多个其他部件，所述一个或多个其他部件可以物理和电耦合到或者可以不物理和电耦合到母板1002。这些其他部件可以包括但不限于易失性存储器（例如，动态随机存取存储器（DRAM）或嵌入式动态随机存取存储器（eDRAM））、非易失性存储器（例如，只读存储器（ROM）、电阻式随机存取存储器（RRAM）等）、图形处理器、数字信号处理器、密码（或加密）处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、致密盘（CD）、数字多功能盘（DVD）等）。计算系统1000中包括的任何部件可以包括一个或多个集成电路结构，所述一个或多个集成电路结构包括使用根据示例实施例的所公开技术而形成的互连结构。在一些实施例中，多个功能可以集成到一个或多个芯片中（例如，比如，应指出，通信芯片1006可以是处理器1004的部分或以其他方式集成到处理器1004中）。
通信芯片1006使得能够进行无线通信，以用于向计算系统1000以及从计算系统1000传递数据。术语“无线”及其派生词可以用于描述：电路、设备、系统、方法、技术、通信信道等，它们可以通过使用经调制的电磁辐射、通过非固体介质来传送数据。该术语不暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可能不包含任何引线。通信芯片1006可以实现多个无线标准或协议中的任一个，所述多个无线标准或协议包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。比如，第一通信芯片1006可以专用于短程无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他长程无线通信。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用一个或多个互连结构或器件（例如，一个或多个存储器单元）而实现的板载电路，所述一个或多个互连结构或器件使用如本文中以各种方式描述的所公开技术而形成。术语“处理器”可以指代如下的任何器件或器件的部分：其处理比如来自寄存器和/或存储器的电子数据，以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括一个或多个互连结构，所述一个或多个互连结构使用如本文中以各种方式描述的所公开技术而形成。如鉴于本公开将领会的，应指出多标准无线能力可以直接集成到处理器1004中（例如，其中任何芯片1006的功能性被集成到处理器1004中，而不是具有单独的通信芯片）。进一步指出，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组都可以具有集成在其中的多个功能。
在各种实现方式中，计算设备1000可以是膝上型计算机、上网本、笔记本计算机、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器或者处理数据或采用一个或多个互连结构或集成电路的任何其他电子设备，所述一个或多个互连结构或集成电路使用如本文中以各种方式描述的所公开技术而形成。
另外的示例实施例
以下示例涉及另外的实施例，根据所述另外的实施例，许多排列和配置将是清楚的。
示例1是一种集成电路，包括：包括绝缘介电体的基底；以间隔开的布置在所述基底上方垂直延伸的多个导线，所述多个导线包括第一导线和与第一导线相邻的第二导线；横向位于第一与第二导线之间的空隙；以及位于所述空隙上方并且限定所述空隙的上边界的绝缘材料盖体，使得所述空隙进一步位于所述基底与所述绝缘材料盖体之间。
示例2包括示例1的主题，并且进一步与所述多个导线中的至少一个的顶部接触的绝缘体，所述绝缘体与所述空隙上方的所述绝缘材料盖体接触。
示例3包括1的主题，并且进一步包括在第一导线上的第一绝缘体和在第二导线上的第二绝缘体，其中第二绝缘体在成分上与第一绝缘体有区别。所述绝缘材料盖体接触第一绝缘体和第二绝缘体并且在第一绝缘体与第二绝缘体之间延伸。
示例4包括示例1-3中任一个的主题，其中第一导线包括第一金属，并且第二导线包括不同于第一金属的第二金属。
示例5包括示例1-4中任一个的主题，并且进一步包括与所述多个导线中的至少一个的顶部接触的导电通孔，所述导电通孔在所述绝缘材料盖体上方垂直延伸。
示例6包括示例1-5中任一个的主题，其中所述基底进一步包括具有绝缘介电体的第一接触部和第二接触部，其中第一导线接触第一接触部，第二导线接触第二接触部，并且所述空隙的下边界由所述基底的绝缘介电体限定。
示例7包括示例6的主题，其中第一接触部是源极区接触部，并且第二接触部是漏极区接触部。
示例8包括示例6的主题，其中第一接触部或第二接触部中的一个是栅极接触部。
示例9包括示例1-8中任一个的主题，其中所述多个导线包括至少五个导线，其中所述至少五个导线的每对相邻线在其间限定空隙。
示例10是一种集成电路，包括：绝缘介电体层；第一导线，其在所述绝缘介电体层上方垂直延伸；第二导线，其与第一导线相邻并且在所述绝缘介电体层上方垂直延伸，第二导线通过在第一导线与第二导线之间的空隙而与第一导线间隔；以及限定所述空隙的上边界的绝缘材料盖体，所述盖体横向定位在第一导线与第二导线之间；其中所述空隙横向定位在第一导线与第二导线之间，并且所述空隙垂直定位在所述绝缘材料盖体与所述绝缘介电体层之间。
示例11包括示例10的主题，并且进一步包括：第一绝缘材料，其与第一导线的上端接触并且从第一导线的上端向上延伸；以及第二绝缘材料，其与第二导线的上端接触并且从第二导线的上端向上延伸；其中所述绝缘材料盖体在第一绝缘材料与第二绝缘材料之间横向延伸并且接触第一绝缘材料和第二绝缘材料。
示例12包括示例10或示例11的主题，其中第一导线包括第一金属，并且第二导线包括在成分上与第一金属有区别的第二金属。
示例13包括示例12的主题，其中第一绝缘材料在成分上与第二绝缘材料有区别。
示例14包括示例11-13中任一个的主题，其中第一绝缘材料、第二绝缘材料和所述绝缘材料盖体的顶部表面共面。
示例15包括示例11-14中任一个的主题，其中所述空隙在第一绝缘材料的至少一部分与第二绝缘材料的至少一部分之间垂直延伸，并且其中所述绝缘材料盖体在第一绝缘材料与第二绝缘材料之间横向延伸。
示例16包括示例10中任一个的主题，并且进一步包括：第三导线，其在绝缘介电体上方垂直延伸并且通过第二空隙而与第二导线间隔；以及导电通孔，其与第三导线的上端接触。
示例17包括示例10-16中任一个的主题，其中第一导线的第一垂直高度不同于第二导线的第二垂直高度。
示例18包括示例10-17中任一个的主题，其中第一导线与第二导线横向间隔不多于30 nm。
示例19包括示例18的主题，其中第一导线与第二导线横向间隔不多于20 nm。
示例20包括示例18的主题，其中第一导线与第二导线横向间隔不多于15 nm。
示例21包括示例18的主题，其中第一导线与第二导线横向间隔不多于10 nm。
示例22包括示例10的主题，并且进一步包括与第一导线的上端和第二导线的上端中的至少一个接触的导电通孔，其中所述空隙的一部分沿着所述导电通孔的部分延伸。
示例23包括示例10-22中任一个的主题，其中第一导线和第二导线是集成电路的第一金属化层的部分。
示例24包括示例10的主题，并且进一步包括在互连结构下方的一个或多个半导体器件，其中第一导线和第二导线电耦合所述一个或多个半导体器件。
示例25是一种制造局部互连结构的方法，所述方法包括：提供局部互连堆叠，其包括以间隔开的布置在基底上方垂直延伸的多个导线，所述导线通过其间的间隔物材料被横向间隔；移除所述间隔物材料以在所述多个导线的相邻线之间限定空隙；形成与所述多个导线中的至少一个的顶部接触的导电通孔；以及利用绝缘介电材料封闭相邻线之间的每个空隙的顶部。
示例25包括示例24的主题，其中利用原子层蚀刻来执行移除间隔物。
示例26包括示例24或示例25的主题，并且进一步包括在移除所述间隔物材料之前掩蔽所述多个导线中的一些之间的间隔物材料，其中针对与所述间隔物材料相邻的导线中的至少一个来执行形成所述导电通孔。
示例27包括示例1-24中任一个的主题，其中所述集成电路包括存储器结构。
示例28包括示例27的主题，其中所述存储器结构是垂直存储器结构。
示例29是一种计算系统，其包括示例1-24或示例27-28中任一个的所述集成电路。
示例30包括示例29的主题，并且进一步包括触摸屏显示器。
示例31包括示例29或示例30的主题，并且进一步包括处理器。
示例32包括示例29-31中任一个的主题，并且进一步包括通信芯片。
出于说明和描述的目的，已经呈现了示例实施例的前述描述。其不意图是穷举的，也不意图将本公开限制于所公开的精确形式。鉴于本公开，许多修改和变型是可能的。意图本公开的范围不受该详细描述限制，而是受附于此处的权利要求书限制。要求对本申请的优先权的未来提交的申请可以用不同的方式要求所公开的主题，并且一般可以包括如本文中以各种方式公开或以其他方式表明的一个或多个限制的任何集合。

Claims (20)

1.一种集成电路，包括：
基底，其包括绝缘介电体；
多个导线，其以间隔开的布置在所述基底上方垂直延伸，所述多个导线包括第一导线和与第一导线相邻的第二导线；
空隙，其横向位于第一与第二导线之间；以及
绝缘材料盖体，其位于所述空隙上方并且限定所述空隙的上边界，使得所述空隙进一步位于所述基底与所述绝缘材料盖体之间。
2.根据权利要求1所述的集成电路，进一步包括：
与所述多个导线中的至少一个的顶部接触的绝缘体，所述绝缘体与所述空隙上方的所述绝缘材料盖体接触。
3.根据权利要求1所述的集成电路，进一步包括：
在第一导线上的第一绝缘体；和
在第二导线上的第二绝缘体，第二绝缘体在成分上与第一绝缘体有区别；
其中所述绝缘材料盖体接触第一绝缘体和第二绝缘体并且在第一绝缘体与第二绝缘体之间延伸。
4.根据权利要求3所述的集成电路，其中第一导线包括第一金属，并且第二导线包括在成分上不同于第一金属的第二金属。
5.根据权利要求1所述的集成电路，进一步包括：
与所述多个导线中的至少一个的顶部接触的导电通孔，所述导电通孔在所述绝缘材料盖体上方垂直延伸。
6.根据权利要求1至权利要求5中任一项所述的集成电路，其中所述基底进一步包括在所述绝缘介电体内的第一接触部和第二接触部，其中第一导线接触第一接触部，第二导线接触第二接触部，并且所述空隙的下边界由所述基底的所述绝缘介电体限定。
7.根据权利要求6所述的集成电路，其中第一接触部是源极区接触部，并且第二接触部是漏极区接触部。
8.根据权利要求6所述的集成电路，其中第一接触部或第二接触部中的一个是栅极接触部。
9.根据权利要求1至权利要求5中任一项所述的集成电路，其中所述多个导线包括至少五个导线，其中所述至少五个导线的每对相邻线在其间限定空隙。
10.一种集成电路，包括：
层，其包括绝缘介电体；
第一导线，其在所述层上方垂直延伸；
第二导线，其与第一导线相邻并且在所述层上方垂直延伸，第二导线通过在第一导线与第二导线之间的空隙而与第一导线间隔；以及
绝缘材料盖体，其限定所述空隙的上边界，所述盖体至少部分地与第一导线和第二导线中的一个或二者横向相邻；
其中所述空隙横向位于第一导线与第二导线之间，并且所述空隙垂直位于所述绝缘材料盖体与所述层之间。
11.根据权利要求10所述的集成电路，其中第一导线的第一垂直高度不同于第二导线的第二垂直高度。
12.根据权利要求10所述的集成电路，其中第一导线与第二导线横向间隔不多于30nm。
13.根据权利要求10所述的集成电路，进一步包括与第一导线的上端和第二导线的上端中的至少一个接触的导电通孔，其中所述空隙的一部分沿着所述导电通孔的部分延伸。
14.根据权利要求10所述的集成电路，其中所述空隙是第一空隙，所述集成电路进一步包括：
第三导线，其在所述绝缘介电体上方垂直延伸并且通过第二空隙而与第二导线间隔；以及
导电通孔，其与第三导线的上端接触。
15.根据权利要求10至权利要求14中任一项所述的集成电路，进一步包括：
第一绝缘材料，其与第一导线的上端接触并且从第一导线的上端向上延伸；以及
第二绝缘材料，其与第二导线的上端接触并且从第二导线的上端向上延伸；
其中所述绝缘材料盖体至少部分地横向位于第一绝缘材料与第二绝缘材料之间并且接触第一绝缘材料和第二绝缘材料；并且
其中第一绝缘材料、第二绝缘材料和所述绝缘材料盖体的顶部表面共面。
16.根据权利要求15所述的集成电路，其中第一导线包括第一金属，并且第二导线包括在成分上与第一金属有区别的第二金属，并且其中第一绝缘材料在成分上与第二绝缘材料有区别。
17.根据权利要求15所述的集成电路，其中所述空隙在第一绝缘材料的至少一部分与第二绝缘材料的至少一部分之间垂直延伸，并且其中所述绝缘材料盖体在第一绝缘材料的至少一部分与第二绝缘材料的至少一部分之间横向延伸。
18.一种集成电路，包括：
器件层，其包括一个或多个晶体管；以及
互连结构，其在所述器件层上方并且包括：
第一互连线，其在所述器件层上方垂直延伸并且包括第一导电材料，
第二互连线，其与第一互连线相邻并且在所述器件层上方垂直延伸，第二互连线包括在成分上不同于第一导电材料的第二导电材料，
空隙，其在所述器件层上方并且在第一与第二互连线之间垂直延伸，使得所述空隙的第一和第二侧壁至少部分地由第一和第二互连线的对应侧壁限定，
第一绝缘体材料，其至少部分地限定所述空隙的上边界，
通孔结构，其与第一互连线的顶部表面接触并且还与第一绝缘体材料接触，以及
第二绝缘体材料，其与第二互连线的顶部表面接触并且还与第一绝缘体材料接触，第二绝缘体结构在成分上不同于第一绝缘体结构。
19.根据权利要求18所述的集成电路，其中第一绝缘体材料完全地限定所述空隙的上边界。
20.根据权利要求18所述的集成电路，其中所述空隙的上边界部分地由第一绝缘体材料限定并且部分地由所述通孔结构限定。
CN202010219087.7A 2019-06-04 2020-03-25 具有空气间隙的局部互连 Pending CN112038324A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/430977 2019-06-04
US16/430,977 US11594485B2 (en) 2019-06-04 2019-06-04 Local interconnect with air gap

Publications (1)

Publication Number Publication Date
CN112038324A true CN112038324A (zh) 2020-12-04

Family

ID=73579670

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010219087.7A Pending CN112038324A (zh) 2019-06-04 2020-03-25 具有空气间隙的局部互连

Country Status (2)

Country Link
US (1) US11594485B2 (zh)
CN (1) CN112038324A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251128B2 (en) * 2020-02-11 2022-02-15 Nanya Technology Corporation Semiconductor device structure with air gap for reducing capacitive coupling
CN113644048B (zh) * 2020-04-27 2023-12-22 联华电子股份有限公司 半导体元件及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241456A (en) 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US6368948B1 (en) 2000-07-26 2002-04-09 Advanced Micro Devices, Inc. Method of forming capped copper interconnects with reduced hillocks
US20150162277A1 (en) * 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
US9391020B2 (en) * 2014-03-31 2016-07-12 Stmicroelectronics, Inc. Interconnect structure having large self-aligned vias
US9305836B1 (en) * 2014-11-10 2016-04-05 International Business Machines Corporation Air gap semiconductor structure with selective cap bilayer
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9583442B2 (en) 2015-06-29 2017-02-28 International Business Machines Corporation Interconnect structure including middle of line (MOL) metal layer local interconnect on etch stop layer
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US9786760B1 (en) 2016-09-29 2017-10-10 International Business Machines Corporation Air gap and air spacer pinch off
JP6685945B2 (ja) * 2017-01-31 2020-04-22 キオクシア株式会社 半導体装置およびその製造方法
US9911652B1 (en) * 2017-03-29 2018-03-06 International Business Machines Corporation Forming self-aligned vias and air-gaps in semiconductor fabrication
JP2019009383A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置及びその製造方法
US20190006305A1 (en) * 2017-06-29 2019-01-03 Powertech Technology Inc. Semiconductor package structure and manufacturing method thereof
KR102630510B1 (ko) * 2017-09-19 2024-01-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US10332835B2 (en) * 2017-11-08 2019-06-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20190206718A1 (en) * 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
US10515810B2 (en) * 2018-04-10 2019-12-24 Macronix International Co., Ltd. Self-aligned di-silicon silicide bit line and source line landing pads in 3D vertical channel memory
US20190312050A1 (en) * 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10236364B1 (en) * 2018-06-22 2019-03-19 International Busines Machines Corporation Tunnel transistor
US11443983B2 (en) * 2018-09-24 2022-09-13 Intel Corporation Void-free high aspect ratio metal alloy interconnects and method of manufacture using a solvent-based etchant
US10763160B1 (en) * 2019-03-22 2020-09-01 International Business Machines Corporation Semiconductor device with selective insulator for improved capacitance
US11004791B2 (en) * 2019-04-12 2021-05-11 Advanced Micro Devices, Inc. Semiconductor chip with stacked conductor lines and air gaps

Also Published As

Publication number Publication date
US20200388565A1 (en) 2020-12-10
US11594485B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
US9305921B2 (en) Semiconductor device
US9147602B2 (en) Methods of making integrated circuits including air gaps around interconnect structures
US11812600B2 (en) Vertical memory cell with self-aligned thin film transistor
US11670588B2 (en) Selectable vias for back end of line interconnects
US20220102522A1 (en) Low resistance and reduced reactivity approaches for fabricating contacts and the resulting structures
TW201724274A (zh) 在電晶體間隔件下之電阻降低
CN112038324A (zh) 具有空气间隙的局部互连
US20220399373A1 (en) Integrated circuit structures having cut metal gates with dielectric spacer fill
US11923290B2 (en) Halogen treatment for NMOS contact resistance improvement
CN109997224B (zh) 非晶氧化物半导体存储器件
US20200219775A1 (en) Integrated circuit structures having differentiated workfunction layers
US20210408258A1 (en) Integrated circuit structures including a titanium silicide material
US10181468B2 (en) Memory cell with asymmetrical transistor, asymmetrical transistor and method of forming
US11189622B1 (en) Semiconductor device with graphene layer and method for forming the same
US10991689B2 (en) Additional spacer for self-aligned contact for only high voltage FinFETs
US11784088B2 (en) Isolation gap filling process for embedded dram using spacer material
US11063151B2 (en) Metal chemical vapor deposition approaches for fabricating wrap-around contacts and resulting structures
US11749677B2 (en) Semiconductor structure and methods of forming the same
US11984506B2 (en) Field effect transistor having a gate dielectric with a dipole layer and having a gate stressor layer
EP4141920A2 (en) Dual metal gate structures on nanoribbon semiconductor devices
US20230197826A1 (en) Self-aligned gate endcap (sage) architectures with improved cap

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination