CN112034925A - 降低极限环路振荡的数字ldo电路 - Google Patents

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邵国强
李思臻
余凯
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract

本发明提供了一种降低极限环路振荡的数字LDO电路，包括依次连接的数字LDO电路、LCO检测电路和LCO降低电路，且数字LDO电路连接LDC降低电路；LCO检测电路用于将数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制LCO降低电路的开启；在LCO降低电路开启时抑制输出电压升高，降低极限环路振荡。该电路结构简单，不需要进行过多的理论分析来确定LCO降低电路中器件的参数，也不需要对电路中各结点的分析设置LCO预处的模式，使用非常方便。

Description

降低极限环路振荡的数字LDO电路
技术领域
本发明涉及数字LDO电路技术领域，具体涉及一种降低极限环路振荡的数字LDO电路。
背景技术
随着数字LDO的出现，它所具备的优势逐渐引起了人们的关注，它的低压工作特性，精度高，输出稳定，工艺可变性等优点，使得数字LDO在低输入，高精度的高效率电源管理系统中得到了广泛的应用。传统数字LDO由时钟比较器、基于双向移位寄存器的数字控制部分和开关阵列组成。时钟比较器用来将输出电压VOUT与参考电压VREF比较，并将比较结果CMPout提供给双向移位寄存器，控制寄存器的移位方向sel。双向移位寄存器控制开关阵列导通的数目，起到调节输出电压的作用。开关阵列由尺寸一样的PMOS管组成，在正常工作下，导通的开关管工作在线性区，实现数字LDO的低压工作特性。输出端的负载电容则用来降低输出电压的纹波。传统数字LDO在稳定状态下会产生极限环路振荡(即LCO)，而LCO会增加系统的功耗。为了解决LCO这一问题，目前通常采用在传统数字LDO结构的基础之上，在比较器输出端和系统输出端之间通过添加前馈通路的方式将LCO的模式降低到模式1，可以显著的降低LCO的幅度，结构简单，效果明显。但是这种降低LCO方式的缺点是：第一，需要对整体电路进行建模处理，通过大量的理论计算才能得出LCO的模式M参数，以及辅助管子的尺寸相对于主阵列开关管的比例系数β。第二，在传统结构中无法实现模式1的LCO，在添加了前馈通路的结构中虽然可以实现模式1的LCO，但需要对系统中各结点的输出在相位和振荡频率上有合理的匹配。
发明内容
有鉴于此，本发明提供了一种降低极限环路振荡的数字LDO电路，用来解决目前在传统数字LDO中通过添加前馈通路将LCO的模式降低到模式1时需要大量的理论计算和对内部电路进行合理的设置等诸多困难的技术问题。
一种降低极限环路振荡的数字LDO电路，包括：依次连接的数字LDO电路、LCO检测电路和LCO降低电路，且所述数字LDO电路连接所述LDC降低电路；
所述LCO检测电路用于将所述数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制所述LCO降低电路的开启；在所述LCO降低电路开启时抑制所述输出电压升高，降低极限环路振荡。
可选地，还包括：
所述LCO检测电路还用于根据所述比较结果来控制所述LCO降低电路关闭，输出所述输出电压。
可选地，
所述数字LDO电路包括依次连接的时钟比较器、双向移位寄存器和开关阵列；
所述时钟比较器的负向输入端用于输入参考电压，所述时钟比较器的正向输入端用于输入输出电压；
所述开关阵列连接所述LCO降低电路。
可选地，
所述LCO检测电路包括依次连接的静态比较器和反相器；其中所述静态比较器的正向输入端用于输入所述输出电压，所述静态比较器的负向输入端用于输入所述最大过冲电压；所述反相器的输出端连接所述LCO降低电路。
可选地，
所述LCO降低电路包括依次连接的电流镜控制电路和所述电流镜电路；其中，所述反相器的输出端连接所述电流镜控制电路，所述开关阵列连接所述电流镜电路；
当所述反相器输出低电平信号时，所述电流镜控制电路关闭，所述电流镜电路降低所述数字LDO电路的输出电流，来抑制所述输出电压升高。
可选地，
所述电流镜控制电路为控制开关。
可选地，
所述电流镜电路包括两个NMOS管组，两个所述NMOS管相连接；其中每个NMOS管组包括多个NMOS管，多个所述NMOS管串联和/或并联；
所述电流镜控制电路连接在两个NMOS管组之间。
可选地，
所述开关阵列为PMOS管开关阵列。
可选地，
所述控制开关为NMOS管或PMOS管。
可选地，
所述PMOS管开关阵列包括多个PMOS管，多个所述PMOS管串联和/或并联。
本发明实施例中的降低极限环路振荡的数字LDO电路，包括：依次连接的数字LDO电路、LCO检测电路和LCO降低电路，且数字LDO电路连接LDC降低电路；LCO检测电路用于将数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制LCO降低电路的开启；在LCO降低电路开启时抑制输出电压升高，降低极限环路振荡。上述的降低极限环路振荡的数字LDO电路，利用LCO检测电路将输出电压与最大过冲电压比较，根据比较结果决定是否开启LCO降低电路，在开启LCO降低电路时，LCO降低电路可以抑制输出电压升高，从而来降低极限环路振荡。该电路结构简单，不需要进行过多的理论分析来确定LCO降低电路中器件的参数，也不需要对电路中各结点的分析设置LCO预处的模式，使用非常方便。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一个实施例提供的降低极限环路振荡的数字LDO电路的结构示意图；
图2为本发明另一个实施例提供的降低极限环路振荡的数字LDO电路的结构示意图；
图3为本发明一个实施例提供的数字LDO电路中移位寄存器的结构示意图；
图4为本发明一个实施例提供的移位寄存器的仿真输出结果示意图；
图5为本发明一个实施例提供的数字LDO电路中时钟比较器的结构示意图；
图6为本发明一个实施例提供的时钟比较器的仿真输出结果示意图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了更详细说明本发明，下面结合附图对本发明提供的一种降低极限环路振荡的数字LDO电路，进行具体地描述。
请参照图1，一种降低极限环路振荡的数字LDO电路，包括：依次连接的数字LDO电路100、LCO检测电路200和LCO降低电路300，且数字LDO电路100连接LDC降低电路300；LCO检测电路200用于将数字LDO电路100的输出电压与最大过冲电压进行比较，根据比较结果来控制LCO降低电路300的开启；在LCO降低电路300开启时抑制输出电压升高，降低极限环路振荡。
其中，最大过冲电压是LCO检测电路检测数字LDO电路的输出电压的阈值范围，即LCO检测电路所能检测的电压的上限，用来确定数字LDO电路在下一时刻处于什么状态；LCO检测电路200的作用实质上是根据当前输出电压的大小来调整系统调整的方向，当输出电压过大或过小时，数字LDO电路可以进入粗调状态，将输出电压很快调整到期望值；当输出电压稳定在期望值附近，数字LDO电路可以进入细调状态，对输出电压缓慢进行调整。
在本实施例中，LCO检测电路将输出电压和最大过冲电压进行比较，根据比较结果来确定是否启动或开启LCO降低电路。通常情况下，当输出电压大于最大过充电压时，来开启LCO降低电路来抑制输出电压升高，降低极限环路振荡。
本发明实施例中的降低极限环路振荡的数字LDO电路，包括：依次连接的数字LDO电路、LCO检测电路和LCO降低电路，且数字LDO电路连接LDC降低电路；LCO检测电路用于将数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制LCO降低电路的开启；在LCO降低电路开启时抑制输出电压升高，降低极限环路振荡。上述的降低极限环路振荡的数字LDO电路，利用LCO检测电路将输出电压与最大过冲电压比较，根据比较结果决定是否开启LCO降低电路，在开启LCO降低电路时，LCO降低电路可以抑制输出电压升高，从而来降低极限环路振荡。该电路结构简单，不需要进行过多的理论分析来确定LCO降低电路中器件的参数，也不需要对电路中各结点的分析设置LCO预处的模式，使用非常方便。
在一个实施例中，还包括：LCO检测电路还用于根据比较结果来控制LCO降低电路关闭，输出输出电压。
可选地，LCO检测电路用于将数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制LCO降低电路的关闭，通常情况下，当输出电压小于最大过冲电压，则不需要对输出电压进行调整，则此时可以关闭LCO降低电路或不开启LCO降低电路，此时不会产生LCO现象，因此直接输出输出电压即可。
在一个实施例中，数字LDO电路包括依次连接的时钟比较器、双向移位寄存器和开关阵列；时钟比较器的负向输入端用于输入参考电压，时钟比较器的正向输入端用于输入输出电压；开关阵列连接LCO降低电路。
在一个实施例中，开关阵列为PMOS管开关阵列。
在一个实施例中，PMOS管开关阵列包括多个PMOS管，多个PMOS管串联和/或并联。
具体地，如图2所示，数字LDO电路包括时钟比较器、双向移位寄存器和开关阵列。时钟比较器用来将输出电压VOUT与参考电压VREF比较，并将比较结果CMPout提供给双向移位寄存器的sel端。双向移位寄存器由二选一数据选择器和D触发器构成基本单元，数据选择器的地址输入端sel控制移位的方向，当sel＝1时，移位寄存器右移；sel＝0时，移位寄存器左移，在一个时钟周期内移位寄存器只能控制一个PMOS管的导通或关断，移位寄存器的输出Q[0:n]决定开关阵列中导通管子的数目，起到调节输出电压的作用。开关阵列MP[0:n]由尺寸一样的PMOS管组成，开关阵列中PMOS管的栅极PG[0:n]与双向移位寄存器的输出端Q[0:n]连接，在正常工作下，导通的开关管工作在线性区，实现数字LDO的低压工作特性。
其中移位寄存器的工作原理为：数字LDO电路中移位寄存器大都采用二选一数据选择器和D边沿触发器作为基本单元。D边沿触发器的工作原理是：输出信号Q取决于上升沿来临时D的状态；而数据选择器通过选择端口输入信号的高低电平决定寄存器的移位情况，其具体的工作原理结合图3和图4可分述如下：①最开始，将所有移位寄存器的输出端置1，使寄存器控制的管子在有效时钟信号来临之前都关闭。
②最低位的1端和最高位的0端分别接地(GND)和电源(VDD)，这就是移位寄存器的基本的连接情况。
③当COMPOUT＝1时，当第一个有效时钟信号来临时，Q0＝0,其余移位寄存器的输出Q1＝Q2＝Q3＝Q4＝…＝Qn＝1；当第二个有效时钟信号来临时，Q0＝Q1＝0,其余移位寄存器的输出Q2＝Q3＝Q4＝…＝Qn＝1，……，当第n个有效时钟信号来临时，n位移位寄存器的输出全都为0。
④在所有管子都开启之后，即移位寄存器所有的输出都为0时，此时若COMPOUT＝0时，在第一个有效时钟信号到临时，Qn＝1，Qn-1＝Qn-2＝……＝Q2＝Q1＝0。在第二个有效时钟信号来临时，Qn＝Qn-1＝1，其余移位寄存器的输出Qn-2＝……＝Q2＝Q1＝0，……,直至当第n个有效时钟信号来临时，移位寄存器所有的输出为1。
综上所述：从宏观上来看移位寄存器的工作原理为当COMPOUT＝1时，每来一个有效时钟信号，在该时钟周期内，移位寄存器向右移动一位，增加一位输出为0的端口，从而可以增加一位功率阵列中的开启的功率管。当COMPOUT＝0时，每来一个有效时钟信号，移位寄存器向左移动一位，使移位寄存器输出为1的端口增加，从而可以关闭一个功率阵列中的导通的功率管。对于n位的移位寄存器，当所有的输出端都为1的情况下，需要n个有效时钟信号才能将所有输出端口置为0；同理，当所有的输出端都为0的前提下，也需要n个时钟信号才能将移位寄存器所有的输出端置为1。根据以上对移位寄存器工作原理的分析以及图4对8位移位寄存器的仿真结果可以知道：在一个有效时钟范围内，移位寄存器或者向右移动一位或者向左移动一位，以致在一个时钟周期内，移位寄存器只控制一个功率管的导通或者关闭。
请参照图5和图6所示，时钟比较器的工作原理：(1)VOUT>VREF时，当clk＝0时，A、B点充电，使A、B点的电压升高。当CLK＝1时，A、B两点开始放电，但放电速度由于M1和M2的栅极电压不同而不同，A点的放电速度大于B点的放电速度。使得A点的电压迅速变为低电压后，经RS锁存器后，CMPOUT＝0。
(2)VOUT<VREF时，当clk＝0时，A、B点开始充电，使这两点的电压升高。当clk＝1时，A、B点开始放电，但此时B点的放电速度大于A点的放电速度，经锁存器后，CMPOUT＝1。
(3)辅助管子MA1和MA2的作用为，在clk为低电平时，为差分对管的漏极充电，提高漏极电压，以便在clk＝1时加快A、B两点的放电速度。
综上所述，数字LDO电路的控制机制为：结合图2的原理框图，当输出电压vout>vref时，时钟比较器的输出信号CMPout＝0，此时移位寄存器向左移动一位，移位寄存器控制的开关阵列中导通的管子数目减小一个，使输出电压vout变小；当输出电压vout<vref时，时钟比较器的输出信号CMPout＝1，此时移位寄存器向右移动一位，开关阵列中开启的管子数目增加一个，从而使输出电压增加，达到稳压的目的。
在一个实施例中，LCO检测电路包括依次连接的静态比较器和反相器；其中静态比较器的正向输入端用于输入输出电压，静态比较器的负向输入端用于输入最大过冲电压；反相器的输出端连接LCO降低电路。
具体地，如图2所示，检测LCO的电路由静态比较器和反相器组成，实时检测数字LDO电压的输出电压VOUT的情况，并将检测结果通过反相器产生输出信号EN，从而来控制LCO降低电路是否工作。
在一个实施例中，LCO降低电路包括依次连接的电流镜控制电路和电流镜电路；其中，反相器的输出端连接电流镜控制电路，开关阵列连接电流镜电路；当反相器输出低电平信号时，电流镜控制电路关闭，电流镜电路降低数字LDO电路的输出电流，来抑制输出电压升高。
在一个实施例中，电流镜控制电路为控制开关。
在一个实施例中，电流镜电路包括两个NMOS管组，两个NMOS管相连接；其中每个NMOS管组包括多个NMOS管，多个NMOS管串联和/或并联；电流镜控制电路连接在两个NMOS管组之间。
在一个实施例中，控制开关为NMOS管或PMOS管。
LCO降低电路包括电流镜控制电路和电流镜电路；当EN＝0时，电流镜控制电路断开，此时LCO降低电路(即电流镜电路)开始工作。当EN＝1时，电流镜控制电路开启或导通，此时电流镜电路关闭，即LCO降低电路处于禁止工作状态。
可选地，电流镜控制电路其实质就是一个控制开关。在一种可选的实施方式中控制开关为PMOS管或NMOS管。其中PMOS管和NMOS管的数量可以是多个。在本实施例中，控制开关为NMOS管(即图2中的MN3)。
电流镜电路包括两个NMOS管组(即图2中的MN1和MN2)，每个NMOS管组都包括多个NMOS管，多个NMOS管串联和/或并联形成NMOS管组。其中参数M表示MOS管的个数，而β表示电流镜电路中的MN2管相对于二极管连接的MN1管的镜像比例。
如图2所示，LCO降低电路的工作原理为：当EN＝0时，MN3开关管导通断开的情况下，LCO降低电路工作。当EN＝1时，MN3开关管导通，将电流镜电路中的管子MN1、MN2的栅极电压拉低，MN1、MN2管子无法正常导通，因此LCO降低电路处于禁止工作状态。图2中标注的参数M表示MOS管的个数，而β表示电流镜电路中的MN2管相对于二极管连接的MN1管的镜像比例。
结合图2可知，本发明实施例中的降低极限环路振荡的数字LDO电路的工作原理为：首先假设数字LDO电路可允许的输出电压VOUT的最大的过冲电压为VREF_H，该数字LDO电路的PMOS开关阵列的最小电流为ILSB，核心LCO降低电路的工作原理如下：
当VOUT>VREF_H时，输出信号VOUT经过时钟比较器CMP2与VREF_H进行比较，此时CMP2的输出为1，经过反相器之后EN＝0，此时LCO降低电路开始工作，电流源MP[0]提供的电流ILSB经过电流镜为βILSB，该电流通过MN2管从输出端流到地，降低了输出电容CL上的充电电流，从而抑制了VOUT电压的升高，因此降低了输出纹波。
当VOUT<VREF_H时，输出信号VOUT经过时钟比较器CMP2与VREF_H进行比较，此时CMP2的输出为0，经过反相器之后EN＝1，LCO降低电路中的MN3导通，将电流镜电路中MN1、MN2的栅极电压下拉到0，使电流镜电路无法工作，直接在数字LDO的输出端输出电压VOUT。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种降低极限环路振荡的数字LDO电路，其特征在于，包括：依次连接的数字LDO电路、LCO检测电路和LCO降低电路，且所述数字LDO电路连接所述LDC降低电路；
所述LCO检测电路用于将所述数字LDO电路的输出电压与最大过冲电压进行比较，根据比较结果来控制所述LCO降低电路的开启；在所述LCO降低电路开启时抑制所述输出电压升高，降低极限环路振荡。
2.根据权利要求1所述的降低极限环路振荡的数字LDC电路，其特征在于，还包括：
所述LCO检测电路还用于根据所述比较结果来控制所述LCO降低电路关闭，输出所述输出电压。
3.根据权利要求1所述的降低极限环路振荡的数字LDO电路，其特征在于，所述数字LDO电路包括依次连接的时钟比较器、双向移位寄存器和开关阵列；
所述时钟比较器的负向输入端用于输入参考电压，所述时钟比较器的正向输入端用于输入输出电压；
所述开关阵列连接所述LCO降低电路。
4.根据权利要求3所述的降低极限环路振荡的数字LDO电路，其特征在于，所述LCO检测电路包括依次连接的静态比较器和反相器；其中所述静态比较器的正向输入端用于输入所述输出电压，所述静态比较器的负向输入端用于输入所述最大过冲电压；所述反相器的输出端连接所述LCO降低电路。
5.根据权利要求4所述的降低极限环路振荡的数字LDO电路，其特征在于，所述LCO降低电路包括依次连接的电流镜控制电路和所述电流镜电路；其中，所述反相器的输出端连接所述电流镜控制电路，所述开关阵列连接所述电流镜电路；
当所述反相器输出低电平信号时，所述电流镜控制电路关闭，所述电流镜电路降低所述数字LDO电路的输出电流，来抑制所述输出电压升高。
6.根据权利要求5所述的降低极限环路振荡的数字LDO电路，其特征在于，所述电流镜控制电路为控制开关。
7.根据权利要求4或5所述的降低极限环路振荡的数字LDO电路，其特征在于，所述电流镜电路包括两个NMOS管组，两个所述NMOS管相连接；其中每个NMOS管组包括多个NMOS管，多个所述NMOS管串联和/或并联；
所述电流镜控制电路连接在两个NMOS管组之间。
8.根据权利要求7所述的降低极限环路振荡的数字LDO电路，其特征在于，所述开关阵列为PMOS管开关阵列。
9.根据权利要求6所述的降低极限环路阵列的数字LDO电路，其特征在于，所述控制开关为NMOS管或PMOS管。
10.根据权利要求8所述的降低极限环路振荡的数字LDO电路，其特征在于，所述PMOS管开关阵列包括多个PMOS管，多个所述PMOS管串联和/或并联。
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