CN111988021B - 一种pwm生成方法、装置、电机控制器及车辆 - Google Patents
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Abstract
本发明提供一种PWM生成方法、装置、电机控制器及车辆，该方法应用于CPLD，所述CPLD的PWM输入端与MCU的PWM输出端连接，包括：获取MCU输出的第一PWM信号；基于所述第一PWM信号，生成包括死区时间的第二PWM信号。本发明提供的PWM生成方法，通过MCU生成PWM信号，通过CPLD生成PWM信号的死区时间，不仅实现较为简单，还可以提高生成PWM死区的稳定性和可靠性较高。
Description
技术领域
本发明涉及车辆领域，尤其涉及一种PWM生成方法、装置、电机控制器及车辆。
背景技术
脉冲宽度调制(Pulse Width Modulation，PWM)死区通常可以包括PWM周期内死区和相邻两个PWM周期之间的死区。目前，电动汽车的电机控制器通常是采用单电机控制单元(Motor Control Unit，MCU)来控制电机，PWM死区由MCU产生，这种PWM死区生成方式算法较为复杂，容易出错。然而，PWM死区一旦出错，可能导致上桥臂绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)和下桥臂IGBT直通，严重时会损坏IGBT，导致电机控制器不能工作，电动汽车失去动力。
可见，现有技术中存在生成PWM死区的可靠性较差的问题。
发明内容
本发明提供一种PWM生成方法、装置、电机控制器及车辆，以解决现有技术中生成PWM死区的可靠性较差的问题。
第一方面，本发明提供了一种PWM生成方法，应用于复杂可编程逻辑器件CPLD，所述CPLD的PWM输入端与电机控制单元MCU的PWM输出端连接，所述方法包括：
获取所述MCU输出的第一PWM信号；
基于所述第一PWM信号，生成包括死区时间的第二PWM信号。
可选的，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，包括：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，包括：
在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
可选的，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，还包括：
在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
可选的，所述在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，包括：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
第二方面，本发明还提供一种PWM生成装置，设置于复杂可编程逻辑器件CPLD，所述CPLD的PWM输入端与电机控制单元MCU的PWM输出端连接，所述装置包括：
获取模块，用于获取所述MCU输出的第一PWM信号；
生成模块，用于基于所述第一PWM信号，生成包括死区时间的第二PWM信号。
可选的，所述生成模块具体用于：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述生成模块包括：
第一设置单元，用于在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
第一控制单元，用于在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
第一输出单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
可选的，所述生成模块还包括：
第二设置单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
第二控制单元，用于在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
第二输出单元，用于在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
可选的，所述第一控制单元具体用于：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
第三方面，本发明还提供一种PWM生成装置，包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现上述的PWM生成方法的步骤。
第四方面，本发明还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述的PWM生成方法的步骤。
第五方面，本发明还提供一种电机控制器，包括复杂可编程逻辑器件CPLD和电机控制单元MCU，所述CPLD的PWM输入端与所述MCU的PWM输出端连接，所述CPLD包括上述的PWM生成装置。
第六方面，本发明还提供一种车辆，包括上述的电机控制器。
本发明实施例中，通过MCU生成PWM信号，通过CPLD生成PWM信号的死区时间，不仅实现较为简单，还可以提高生成PWM死区的稳定性和可靠性较高，进一步提高行车的安全性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的PWM生成方法的流程图；
图2是本发明又一实施例提供的PWM生成方法的流程图；
图3是本发明实施例提供的加死区时间前和加死区时间后PWM信号的示意图；
图4是本发明实施例提供的PWM生成装置的结构图；
图5是本发明又一实施例提供的PWM生成装置的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种PWM生成方法，应用于CPLD，所述CPLD的PWM输入端与MCU的PWM输出端连接。需要说明的是，上述CPLD可以是设置于车辆的电机控制器中的CPLD。
参见图1，图1是本发明实施例提供的PWM生成方法的流程图，如图1所示，包括以下步骤：
步骤101、获取MCU输出的第一PWM信号。
本实施例中，上述CPLD的PWM输入端与MCU的PWM输出端连接，从而MCU生成的第一PWM信号可以输出至CPLD。
需要说明的是，上述第一PWM信号可以包括位于PWM周期内的死区时间，也可以不包括死区时间，本实施例对此不做限定。此外，上述第一PWM信号可以包括多路PWM信号，例如，上述第一PWM信号可以包括三对PWM信号，每对PWM信号均可以包括两路PWM信号，也即用于控制下桥臂IGBT的子PWM信号和用于控制上桥臂IGBT的子PWM信号。
步骤102、基于所述第一PWM信号，生成包括死区时间的第二PWM信号。
例如，在第一PWM信号不包括死区时间的情况下，CPLD可以基于第一PWM信号，生成包括位于PWM周期内的死区时间和位于相邻PWM周期之间的死区时间中至少一项的第二PWM信号，也即通过CPLD生成PWM周期内死区时间和相邻两个PWM周期之间的死区时间中的至少一项。在第一PWM信号包括位于PWM周期内的死区时间的情况下，CPLD可以基于第一PWM信号生成包括位于相邻PWM周期之间的死区时间的第二PWM信号，也即通过CPLD生成相邻两个PWM周期之间的死区时间。
实际应用中，可以通过MCU生成PWM信号，并通过CPLD生成PWM死区时间。由于CPLD比MCU更适合处理逻辑算法，因此利用CPLD生成死区时间实现较为简单，且CPLD稳定性更高，可以更好的保护IGBT。
本发明实施例的PWM生成方法，通过MCU生成PWM信号，通过CPLD生成PWM信号的死区时间，不仅实现较为简单，还可以提高生成PWM死区时间的稳定性和可靠性较高，进一步提高行车的安全性。
可选的，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，可以包括：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
本实施例中，上述第一PWM信号可以不包括死区时间，CPLD输入第一PWM信号后，可以生成PWM周期内死区时间和相邻两个PWM周期之间的死区时间，也即生成包括第一死区时间和第二死区时间的第二PWM信号。
需要说明的是，上述第一死区时间的时长和第二死区时间的时长可以相同，也可以不同。此外，上述第一死区时间和第二死区时间的时长可以根据IGBT的性能参数进行合理设置。
本实施例通过CPLD生成PWM周期内死区时间和相邻两个PWM周期之间的死区时间，实现较为简单，且稳定性较高。
可选的，所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
本实施例中，MCU可以生成包括PWM周期内死区时间的第一PWM信号，也即包括第三死区时间的第一PWM信号，并输出给CPLD。CPLD可以基于输入的第一PWM信号，生成相邻两个PWM周期内死区时间，也即生成包括第四死区时间的第二PWM信号。
需要说明的是，由于第一PWM信号包括PWM周期内的死区时间，且第二PWM信号是通过向第一PWM信号添加相邻周期内的死区时间得到的PWM信号，因此，第二PWM信号也可以包括PWM周期内的死区时间。
需要说明的是，上述第三死区时间的时长和第四死区时间的时长可以相同，也可以不同。此外，上述第三死区时间和第四死区时间的时长可以根据IGBT的性能参数进行合理设置。
在一些可选实施方式中，在生成PWM周期内死区时间过程中，通常还可以进行窄脉冲处理，例如，在某个PWM周期的占空比小于死区时间的情况下，可以控制不向该PWM周期添加死区时间。
本实施例中，通过MCU生成PWM周期内死区时间，便于进行窄脉冲处理，通过CPLD生成相邻两个PWM周期之间的死区时间，不仅实现较为简单，还可以提高生生成相邻两个PWM周期之间的死区时间的稳定性和可靠性较高。
可选的，所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，包括：
在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
本实施例中，上述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂IGBT，另一个用于控制上桥臂IGBT。也即若第一子PWM信号用于控制下桥臂IGBT，则第二子PWM信号用于控制上桥臂IGBT；若第一子PWM信号用于控制上桥臂IGBT，则第二子PWM信号用于控制下桥臂IGBT。
上述第一预设电平和第二预设电平中一个可以是低电平，另一个可以是高电平。也即若第一预设电平为低电平，则第二预设电平为高电平；若第一预设电平为高电平，则第二预设电平为低电平。
上述第一值和第二值中一个可以为0，另一个可以为根据死区时间的时长和所述CPLD的时钟频率确定的值，例如，可以为死区时间的时长和CPLD的时钟频率的乘积。也即若第一值为0，则第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值；若第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，则第二值为0。
上述第三子PWM信号也即CPLD对上述第二子PWM信号加死区时间后得到的PWM信号，属于上述第二PWM信号。
需要说明的是，上述死区时间的时长可以根据实际需求进行合理设置，例如，10us。可选的，上述死区时间的时长可以根据IGBT的性能参数进行合理设置。
以下以第一预设电平为高电平，第二预设电平为低电平，第一值为0，第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值M为例进行说明：
在CPLD输入的第一子PWM信号为高电平的情况下，CPLD可以将第一计数器的计数值置为0；在CPLD输入的第一子PWM信号跳变为低电平的情况下，CPLD可以控制第一计数器进行累加，直至第一计数器的计数值等于M；在CPLD输入的第二子PWM信号为高电平且第一计数器的计数值等于M的情况下，CPLD可以输出电平值为高电平的PWM信号，否则可以输出电平值为低电平的PWM信号。
需要说明的是，上述PWM周期内死区时间和相邻两个PWM周期之间的死区时间均可以通过上述方式生成。
本实施例通过在CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值；在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，生成死区时间不仅较为简单，且可靠性和准确性较高。
可选的，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，还可以包括：
在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
本实施例中，上述第四子PWM信号也即CPLD对上述第一子PWM信号加死区时间后得到的PWM信号，也属于上述第二PWM信号。也就是说，CPLD输出的第二PWM信号包括两路带死区时间的子PWM，也即上述第三子PWM信号和上述第四子PWM信号，上述第三子PWM信号和上述第四子PWM信号中的一个可以用于控制下桥臂IGBT，另一个可以用于控制上桥臂IGBT。
以下以第一预设电平为高电平，第二预设电平为低电平，第一值为0，第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值M为例进行说明：
在CPLD输入的第二子PWM信号为高电平的情况下，CPLD可以将第二计数器的计数值置为0；在CPLD输入的第二子PWM信号跳变为低电平的情况下，CPLD可以控制第二计数器进行累加，直至第二计数器的计数值等于M；在CPLD输入的第一子PWM信号为高电平且第二计数器的计数值等于M的情况下，CPLD可以输出电平值为高电平的PWM信号，否则可以输出电平值为低电平的PWM信号。
本实施例通过在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，生成死区时间不仅较为简单，且可靠性和准确性较高。
可选的，所述在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，可以包括：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
本实施例中，在第一值为0，且第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值的情况下，控制第一计数器进行累加；在第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且第二值为0的情况下，控制第一计数器进行递减，实现较为简单。
以下结合示例对本发明实施例进行说明：
基于电机控制器的MCU+CPLD的芯片架构，可以利用两个芯片生成死区时间。也即MCU负责PWM周期内部的死区时间生成，MCU把处理之后的PWM信号发送给CPLD，CPLD负责相邻两个PWM周期之间的死区时间生成。
具体的，以生成用于控制上桥臂IGBT的PWM信号的死区时间为例，参见图2，本发明实施例提供的基于CPLD生成死区时间可以包括如下步骤：
步骤201、设定死区时间的时长。
该步骤中，上述死区时间的时长的单位可以是us。
步骤202、根据死区时间的时长和CPLD的时钟频率，计算目标值。
该步骤中，上述CPLD的时钟频率的单位可以是Mhz。上述目标值也即根据死区时间的时长和CPLD的时钟频率确定的值，例如，上述目标值可以为死区时间的时长和时钟频率的乘积，也即目标值＝死区时间的时长*时钟频率。
步骤203、将下管计数器清零，并输出电平值为低电平的上管PWM信号。
该步骤中，上述上管PWM信号可以为用于控制上桥臂IGBT的PWM信号。
步骤204、检测CPLD中输入的下管PWM信号是否为低电平。
该步骤中，可以检测CPLD中输入的下管PWM信号，确定是高电平还是低电平。在CPLD中输入的下管PWM信号为低电平的情况下，执行步骤205，否则执行步骤210。需要说明的是，上述下管PWM信号可以为用于控制下桥臂IGBT的PWM信号。
步骤205、下管计数器累加。
该步骤中，如果CPLD中输入的下管PWM是低电平，CPLD控制下管计数器开始累加，直至计数值达到上述目标值，下管计数器停止累加，并保持当前的计数值。
步骤206、判断下管计数器是否到达目标值。
步骤207、下管计数器保持当前值。
步骤208、检测CPLD中输入的上管PWM信号是否为高电平。
该步骤中，CPLD可以检测输入的上管PWM信号，确定是高电平还是低电平。在CPLD中输入的上管PWM信号为高电平且下管计数器的计数值达到目标值的情况下，执行步骤209，否则执行步骤211。
步骤209、CPLD输出电平值为高电平的上管PWM信号。
步骤210、下管计数器清零。
步骤211、CPLD输出电平值为低电平的上管PWM信号。
需要说明的是，本发明实施例主要在于通过CPLD生成相邻两个PWM周期之间的死区时间。实际应用中，相邻两个PWM周期占空比的变化会导致上管PWM信号和下管PWM信号同时为高电平的时间间隔小于死区时间，因此要在相邻PWM周期之间添加死区时间。例如，参见图3，上一个PWM周期上管(也即上桥臂IGBT)占空比为98％，下管(也即下桥臂IGBT)完全关断；本PWM周期上管占空比为47％，下管占空比也为47％，死区时间为3％。相邻两个PWM周期之间上管的关断时刻与下管的导通时刻的时间间隔小于死区时间，因此需要添加死区时间，添加死区时间的效果也如图3所示。
本发明实施例相对于现有技术，不仅算法简单，易于实现，还可有效降低MCU负载，提高死区的可靠性和稳定性。
参见图4，图4是本发明实施例提供的PWM生成装置的结构图。该PWM生成装设置于CPLD，所述CPLD的PWM输入端与MCU的PWM输出端连接，如图4所示，PWM生成装置400包括：
获取模块401，用于获取所述MCU输出的第一PWM信号；
生成模块402，用于基于所述第一PWM信号，生成包括死区时间的第二PWM信号。
可选的，所述生成模块具体用于：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述生成模块包括：
第一设置单元，用于在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
第一控制单元，用于在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
第一输出单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
可选的，所述生成模块还包括：
第二设置单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
第二控制单元，用于在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
第二输出单元，用于在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
可选的，所述第一控制单元具体用于：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
PWM生成装置400能够实现上述方法实施例的PWM生成方法的各个过程，并达到相同的效果为避免重复，这里不再赘述。
本发明实施例的PWM生成装置400，获取模块401，用于获取所述MCU输出的第一PWM信号；生成模块402，用于基于所述第一PWM信号，生成包括死区时间的第二PWM信号。不仅实现较为简单，还可以提高生成PWM死区的稳定性和可靠性较高，进一步提高行车的安全性。
本发明实施例还提供一种PWM生成装置，包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现上述任一方法实施例的PWM生成方法的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述的PWM生成方法的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。其中，所述的计算机可读存储介质，如只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等。
参见图5，图5是本发明又一实施提供的PWM生成装置的结构图，该PWM生成装置设置于CPLD，所述CPLD的PWM输入端与MCU的PWM输出端连接。如图5所示，PWM生成装置500包括：处理器501、存储器502及存储在所述存储器502上并可在所述处理器上运行的计算机程序，PWM生成装置500中的各个组件通过总线接口503耦合在一起，所述计算机程序被所述处理器501执行时实现如下步骤：
获取所述MCU输出的第一PWM信号；
基于所述第一PWM信号，生成包括死区时间的第二PWM信号。
可选的，所述计算机程序被所述处理器501执行时还用于：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
可选的，所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述计算机程序被所述处理器501执行时还用于：
在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
可选的，所述计算机程序被所述处理器501执行时还用于：
在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
可选的，所述计算机程序被所述处理器501执行时还用于：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。可选的，所述计算机程序被所述处理器801执行时还用于：
本发明实施例还提供一种电机控制器，包括CPLD和MCU，所述CPLD的PWM输入端与所述MCU的PWM输出端连接，所述CPLD包括上述任意实施例的PWM生成装置。其中，该PWM生成装置可以实现上述任一实施例的PWM生成装置所实现的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。
本发明实施例还提供一种车辆，包括上述的电机控制器。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (14)
1.一种PWM生成方法，其特征在于，应用于复杂可编程逻辑器件CPLD，所述CPLD的PWM输入端与电机控制单元MCU的PWM输出端连接，所述方法包括：
获取所述MCU输出的第一PWM信号；
基于所述第一PWM信号，生成包括死区时间的第二PWM信号；
所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，包括：
在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
2.根据权利要求1所述的方法，其特征在于，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，包括：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
3.根据权利要求1所述的方法，其特征在于：
所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
4.根据权利要求1所述的方法，其特征在于，所述基于所述第一PWM信号，生成包括死区时间的第二PWM信号，还包括：
在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
5.根据权利要求1所述的方法，其特征在于，所述在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，包括：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
6.一种PWM生成装置，其特征在于，设置于复杂可编程逻辑器件CPLD，所述CPLD的PWM输入端与电机控制单元MCU的PWM输出端连接，所述装置包括：
获取模块，用于获取所述MCU输出的第一PWM信号；
生成模块，用于基于所述第一PWM信号，生成包括死区时间的第二PWM信号；
所述第一PWM信号包括第一子PWM信号和第二子PWM信号，所述第一子PWM信号和第二子PWM信号中的一个用于控制下桥臂绝缘栅双极型晶体管IGBT，另一个用于控制上桥臂IGBT；
所述生成模块包括：
第一设置单元，用于在所述CPLD输入的第一子PWM信号为第一预设电平的情况下，将第一计数器的计数值置为第一值；
第一控制单元，用于在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器工作，直至所述第一计数器的计数值等于第二值，其中，所述第一值和所述第二值中一个为0，另一个为根据死区时间的时长和所述CPLD的时钟频率确定的值，所述第一预设电平和所述第二预设电平的相位相反；
第一输出单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平且所述第一计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第三子PWM信号，否则输出电平值为所述第二预设电平的第三子PWM信号，其中，所述第二PWM信号包括所述第三子PWM信号。
7.根据权利要求6所述的装置，其特征在于，所述生成模块具体用于：
基于所述第一PWM信号，生成包括第一死区时间和第二死区时间的第二PWM信号；
其中，所述第一死区时间位于所述第二PWM信号中每个PWM周期内，所述第二死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
8.根据权利要求6所述的装置，其特征在于：
所述第一PWM信号包括第三死区时间，所述第三死区时间位于所述第一PWM信号中每个PWM周期内；
所述第二PWM信号包括第四死区时间，所述第四死区时间位于所述第二PWM信号中任意相邻两个PWM周期之间。
9.根据权利要求6所述的装置，其特征在于，所述生成模块还包括：
第二设置单元，用于在所述CPLD输入的第二子PWM信号为所述第一预设电平的情况下，将第二计数器的计数值置为所述第一值；
第二控制单元，用于在所述CPLD输入的第二子PWM信号跳变为所述第二预设电平的情况下，控制所述第二计数器工作，直至所述第二计数器的计数值等于所述第二值；
第二输出单元，用于在所述CPLD输入的第一子PWM信号为所述第一预设电平且所述第二计数器的计数值等于所述第二值的情况下，输出电平值为所述第一预设电平的第四子PWM信号，否则输出电平值为所述第二预设电平的第四子PWM信号，其中，所述第二PWM信号包括所述第四子PWM信号。
10.根据权利要求6所述的装置，其特征在于，所述第一控制单元具体用于：
当所述第一值为0，且所述第二值为根据死区时间的时长和所述CPLD的时钟频率确定的值时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行累加，直至所述第一计数器的计数值等于第二值；
当所述第一值为根据死区时间的时长和所述CPLD的时钟频率确定的值，且所述第二值为0时，在所述CPLD输入的第一子PWM信号跳变为第二预设电平的情况下，控制所述第一计数器进行递减，直至所述第一计数器的计数值等于第二值。
11.一种PWM生成装置，其特征在于，包括处理器、存储器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1至5中任一项所述的PWM生成方法的步骤。
12.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至5中任一项所述的PWM生成方法的步骤。
13.一种电机控制器，其特征在于，包括复杂可编程逻辑器件CPLD和电机控制单元MCU，所述CPLD的PWM输入端与所述MCU的PWM输出端连接，所述CPLD包括权利要求6至10中任一项所述的PWM生成装置，或者包括权利要求11所述的PWM生成装置。
14.一种车辆，其特征在于，包括权利要求13所述的电机控制器。
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |