CN111952343B - 阵列基板及显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板及显示面板。该阵列基板的第一显示区设置有多条第一信号线，且各第一信号线延伸至阵列基板的边框区，第二显示区设置有多条第二信号线，且各第二信号线延伸至边框区，第三显示区设置有多条第三信号线，第一信号线、第二信号线及第三信号线均沿第一方向延伸，第一方向与第二方向垂直；边框区设置有环绕透光区延伸的总连接线；其中，各第一信号线电连接于总连接线一端，各第二信号线电连接于总连接线另一端；并联的各第一信号线的电阻值、并联的各第二信号线的电阻值及总连接线的电阻值之和，与第三信号线的电阻值相等。根据本发明实施例，能够提高显示均一性。

Description

阵列基板及显示面板
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及显示面板。
背景技术
随着电子设备的快速发展，用户对屏占比的要求越来越高，传统的电子设备如手机、平板电脑等，需要集成诸如前置摄像头、听筒以及红外感应元件等。
现有技术中，可通过在显示屏上开槽(Notch)或开孔，外界光线可通过屏幕上的开槽或开孔进入位于屏幕下方的感光组件。由于开槽或开孔区的存在，导致开槽或开孔区对应的信号线与其它区域的信号线存在差异，影响了显示屏不同区域的显示均一性。
发明内容
本发明实施例提供了一种阵列基板、显示面板及显示装置，旨在保证各区域的信号线的电阻值的一致性，进而提高显示均一性。
第一方面，本发明实施例提供一种阵列基板，该阵列基板具有透光区、围绕透光区的边框区和围绕边框区的显示区；显示区包括第一显示区、第二显示区和第三显示区，第一显示区位于透光区在第一方向上的其中一侧，第二显示区位于透光区在第一方向上的另一侧，第三显示区位于透光区在第二方向上的至少一侧，第一方向与第二方向垂直；
第一显示区设置有多条第一信号线，且各第一信号线延伸至边框区，第二显示区设置有多条第二信号线，且各第二信号线延伸至边框区，第三显示区设置有多条第三信号线，第一信号线、第二信号线及第三信号线均沿第一方向延伸，第一方向与第二方向相交；
边框区设置有总连接线；
其中，各第一信号线电连接于总连接线一端，各第二信号线电连接于总连接线另一端；
多条第一信号线的并联电阻总值、多条第二信号线的并联电阻总值及总连接线的电阻值之和，与各第三信号线的电阻值相等。
在第一方面一种可能的实施方式中，第一信号线包括相互电连接的第一段及第二段，第二信号线包括相互电连接的第三段及第四段；
第一段及第三段与第三信号线的材料及线宽相同，第二段的电阻值大于第一段的电阻值，第四段的电阻值大于第三段的电阻值。
在第一方面一种可能的实施方式中，第三信号线包括相互电连接的第五段、第六段及第七段，第一段与第五段的长度相等，第三段与第六段的长度相等；
总连接线与第七段的材料相同，且总连接线的电阻值与第七段的电阻值相同；
其中，第一信号线与第五段的电阻值满足以下关系式：
Figure BDA0002644202530000021
第二信号线与第六段的电阻值满足以下关系式：
Figure BDA0002644202530000022
其中，R1表示第一段的电阻值，R2表示第二段的电阻值，R1+R2表示第一信号线的电阻值，R3表示第三段的电阻值，R4表示第四段的电阻值，R3+R4表示第二信号线的电阻值，R5表示第五段的电阻值，R6表示第六段的电阻值，N表示第一信号线及第二信号线的条数，且N为大于或等于2的正整数。
在第一方面一种可能的实施方式中，第二段及第四段位于边框区。
在第一方面一种可能的实施方式中，第二段及第四段的材料包括半导体材料或氧化铟锡。
在第一方面一种可能的实施方式中，阵列基板包括衬底和位于衬底上的驱动层，驱动层包括多个像素电路，第一信号线、第二信号线及第三信号线分别与对应的像素电路电连接；
像素电路包括晶体管，晶体管包括有源层，第二段及第四段与有源层的材料相同，且第二段及第四段与有源层同层设置。
在第一方面一种可能的实施方式中，第一段、第三段、总连接线及第三信号线同层设置。
在第一方面一种可能的实施方式中，第一信号线、第二信号线及总连接线与第三信号线的材料相同，且第一信号线、第二信号线及总连接线中至少一者的线宽小于第三信号线的线宽。
在第一方面一种可能的实施方式中，第一信号线、第二信号线及第三信号线为参考电压信号线或电源电压信号线；
阵列基板还包括围绕显示区的非显示区，在第一方向上，显示区至少一侧的非显示区设置有沿第二方向延伸的信号总线，信号总线与阵列基板的固定电压信号端电连接，第一信号线、第二信号线及第三信号线均与信号总线电连接。
第二方面，本发明实施例提供一种显示面板，包括如第一方面任一实施例所述的阵列基板。
第三方面，本发明实施例提供一种显示装置，包括如第二方面任一实施例所述的显示面板。
根据本发明实施例提供的阵列基板、显示面板及显示装置，围绕透光区的边框区内仅设置一条总连接线，能够减少边框区内绕线的数量，以减小边框区的边框尺寸。透光区两侧多条第一信号线及多条第二信号线均与总连接线电连接，即多条第一信号线为并联关系，多条第二信号线为并联关系，且多条第一信号线的并联电阻总值、多条第二信号线的并联电阻总值及总连接线的电阻值之和，与各第三信号线的电阻值相等，使得阵列基板上的各信号线的电阻值是一致的，从而使得各信号线的阻抗是一致的，保证通过各信号线加载到像素电路的信号的一致性，进而提高各区域的显示均一性。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出本发明一种实施例提供的阵列基板的俯视示意图；
图2示出本发明另一种实施例提供的阵列基板的俯视示意图；
图3示出本发明一种实施例提供的图2中区域Q的放大示意图；
图4示出本发明另一种实施例提供的阵列基板的俯视示意图；
图5示出本发明一种实施例提供的图3的A-A向的剖视结构示意图；
图6是本发明一种实施例提供的显示面板的结构示意图；
图7是本发明一种实施例提供的显示装置的结构示意图；
图8是本发明一种实施例提供的图7的B-B向的剖视结构示意图。
附图标记说明：
100-阵列基板；
10-透光区；20-边框区；30-显示区；301-第一显示区；302-第二显示区；303-第三显示区；NA-非显示区；
21-总连接线；
31-第一信号线；311-第一段；312-第二段；321-第三段；322-第四段；32-第二信号线；33-第三信号线；331-第五段；332-第六段；333-第七段；34-像素电路；40-信号总线；
50-衬底；60-驱动层；61-有源层；611-第一金属层；612-第二金属层；613-第三金属层；
621-第一绝缘层；622-第二绝缘层；623-第三绝缘层；63-平坦化层；
X-第一方向；Y-第二方向；
200-显示面板；201-发光层；
300-显示装置；310-功能器件；
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
下面结合图1至图8对本发明实施例的阵列基板、显示面板及显示装置进行详细描述。为了清楚的示出与本发明相关的结构，图中对一些结构进行了隐藏或透明绘制。
图1及图2示出本发明第一种实施例提供的阵列基板的俯视示意图。图3是图2中区域Q的放大示意图。如图1至图3所示，本发明实施例提供一种阵列基板100，具有透光区10、边框区20及显示区30。边框区20围绕透光区设置。显示区30围绕边框区20设置。显示区30包括第一显示区301、第二显示区302和第三显示区303。第一显示区301位于透光区10在第一方向X上的其中一侧，第二显示区302位于透光区10在第一方向X上的另一侧。第三显示区303位于透光区10在第二方向Y上的至少一侧，第一方向X与第二方向Y垂直。
示例性的，如图1和图2所示，第一方向X为行方向，第一显示区301位于透光区10的左侧，第二显示区302位于透光区10的右侧。第三显示区303位于透光区10的上侧及下侧。在一些实施例中，第三显示区303可以仅位于透光区10在第二方向Y上的其中一侧。
示例性的，透光区10可以为开孔区或者开槽区，透光区10可以为通孔或者盲孔，用于放置感光组件。感光组件可以是图像采集装置，用于采集外部图像信息。例如感光组件为摄像头等。感光组件可以不限于是图像采集装置，例如在一些实施例中，感光组件也可以是红外传感器、接近传感器、红外镜头、泛光感应元件、环境光传感器以及点阵投影器等光传感器，还可以是听筒、扬声器等器件。
另外，对于透光区10的形状本发明不做限制，可以根据其所需容纳的功能器件进行调整。例如，透光区10的形状可以为圆形、椭圆形、哑铃形、葫芦形、矩形等，也可以为其他不规则形状。
如图1所示，透光区10可以靠近阵列基板100在第一方向X上的边缘。或者，如图2所示，透光区10可以位于阵列基板100在第一方向X上的中间位置。本发明对透光区10的具体位置不作限定。
示例性的，阵列基板100还可以包括非显示区NA，非显示区NA围绕显示区30设置。
如图3所示，阵列基板100包括第一信号线31、第二信号线32、第三信号线33及总连接线21。
具体的，多条第一信号线31设置在第一显示区301，且各第一信号线31延伸至边框区20。多条第二信号线32设置在第二显示区302，且各第二信号线32延伸至边框区20。多条第一信号线31和多条第二信号线32均沿第一方向X延伸，且在第二方向Y上间隔分布。本文中，以第一方向X为行方向，第二方向Y为列方向示意。但是第一方向X和第二方向Y并不限于图示方向，在一些实施例中，第一方向X可以为列方向，第二方向Y可以为行方向。
多条第三信号线33设置在第三显示区303。示例性的，透光区10设置在紧邻阵列基板100在第二方向Y上的一个边缘。例如，透光区10设置在紧邻阵列100的上边缘，则多条第三信号线33位于透光区10的下侧，透光区10的上侧可以不设置第三信号线33。多条第三信号线33也为沿第一方向X延伸。
总连接线21设置在边框区20，总连接线21绕透光区10分布且包括沿第一方向X位于透光区10两侧的一端和另一端，位于透光区两侧的第一信号线31及第二信号线32通过总连接线21连接。
示例性的，在本文中，第一信号线31、第二信号线32和第三信号线33可以是参考电压(Vref)信号线，也可以是电源电压(Vdd)信号线。
可以理解的是，边框区20及透光区10均为非显示区，阵列基板100中第一方向X延伸的信号线还可以包括扫描信号(Scan)线，通常各条扫描信号线应当是相互独立的，因此，各扫描信号线各自需要一条位于边框区的绕线。另外，阵列基板100还包括沿第二方向Y延伸的信号线，例如数据信号(Data)线，通常各条数据信号线应当是相互独立的，因此，各数据信号线也各自需要一条位于边框区的绕线。因此，造成边框区20的空间比较紧张，而边框区20内仅设置一条总连接线21，来连接两侧的第一信号线31及第二信号线32，能够减少边框区20内绕线的数量，以减小边框区20的边框尺寸。
本文中，各第一信号线31及各第二信号线32均电连接于同一条总连接21。可以理解的是，多条第一信号线31之间是相互并联的，假设有N条第一信号线31，每条第一信号线31的电阻值为1欧姆，则N条第一信号线31的并联电阻总值则为1/N欧姆。同理，多条第二信号线32之间也是相互并联的，仍假设有N条第二信号线32，每条第二信号线32的电阻值为1欧姆，则N条第二信号线32的并联电阻总值也为1/N欧姆。并且，透光区10的面积是比较小的，因此，总连接线21的长度会远小于第三信号线33的长度。本申请的发明人发现，若采用相同的材料、线宽、走线结构来制备第一信号线31、第二信号线32、第三信号线33及总连接线21，则并联后的第一信号线31电阻值则只有第三信号线33中与第一信号线31等长线段的1/N，并联后的第二信号线32同理，导致第一信号线31及第二信号线32的电阻值小于第三信号线33的电阻值，因此，第一信号线31及第二信号线32的压降小于第三信号线33的压降。通常，阵列基板100的显示区30设置有像素电路34，第一信号线31、第二信号线32及第三信号线33均与像素电路34电连接。例如，提供给第一信号线31及第二信号线32与第三信号线33相同的电压信号，由于压降不同，与第一信号线31及第二信号线32连接的像素电路34实际能够接收到的电压信号则与第三信号线33所连接的像素电路34实际接收到的电压信号不同。
以各信号线均为参考电压信号线为例，即通过各信号线向对应的像素电路34提供参考电压，通常利用参考电压对像素电路34中的驱动晶体管的栅极进行初始化，若不同区域的像素电路34实际接收的参考电压的数值不同，则不同区域的像素电路34受到的初始化程度不同，进而会导致不同区域的像素电路34的充电效率不一致，最终导致不同区域的亮度不一致。第一信号线31及第二信号线32的电阻值小于第三信号线33的电阻值，导致第一信号线31及第二信号线32对应的像素电路34的充电率过高。如图4所示，在64灰阶测试画面下，透光区10所对应的水平区域上亮度较暗，也可称为G向mura。
为避免上述技术问题，本申请中，将各信号线的电阻值关系设置为：多条第一信号线31的并联电阻总值、多条第二信号线32的并联电阻总值及总连接线21的电阻值之和，与各第三信号线33的电阻值相等。这里，多条第一信号线31的并联电阻总值，指的是各第一信号线31并联后的电阻值，并非是单条第一信号线31的电阻值。同理，多条第二信号线32的并联电阻总值，指的是各第二信号线32并联后的电阻值，并非是单条第二信号线32的电阻值。另外，各第三信号线33的电阻值是相等的。
根据本发明实施例，使得阵列基板上的各信号线的电阻值是一致的，从而使得各信号线的阻抗是一致的，保证通过各信号线加载到像素电路的信号的一致性，进而提高各区域的显示均一性。
在一些可选的实施例中，可以改变第一信号线31、第二信号线32、总连接线21中的至少一者的结构、材料等，以增大多条第一信号线31的并联电阻总值、多条第二信号线32的并联电阻总值及总连接线21的电阻值之和。
在一些可选的实施例中，如图3所示，第一信号线31可以包括相互电连接的第一段311及第二段312。第二信号线32可以包括相互电连接的第三段321及第四段322。第一段311及第三段321与第三信号线33的材料及线宽相同，第二段312的电阻值大于第一段311的电阻值，第四段322的电阻值大于第三段321的电阻值。示例性的，可以将第二段312的线宽设置为小于第一段311的线宽，或者利用电阻率较大的材料形成第二段312。同理，第四段322也可以如此设置。
一方面，将第一段311及第三段321与第三信号线33的材料及线宽设置为相同，可以在同一工艺中形成第一段311、第三段321及第三信号线33，简化工艺过程；另一方面，仅对第一信号线及第二信号线的部分线段进行改变，可以节约成本。
在一些可选的实施例中，请继续参考图3，第三信号线33可以包括相互电连接的第五段331、第六段332及第七段333。例如，第七段333可以位于第五段331及第六段332之间。这里，第五段331、第六段332及第七段333可以仍为一条完整的信号线，三者的材料、线宽可以是相同的。为了更好的表达第一信号线31的各段、第二信号线32的各段与第三信号线33的电阻值关系，本文中将第三信号线33划分为上述三段。应当理解的是，也可以用其它方式表达第一信号线31的各段、第二信号线32的各段与第三信号线33的电阻值关系，本申请对此不作限定。
示例性的，第一段311与第五段331的长度可以相等，第三段321与第六段332的长度可以相等。总连接线21与第七段333的材料相同，且总连接线21的电阻值与第七段333的电阻值相同。这里，总连接线21与第七段333的长度不一定相同，可以通过改变总连接线21的线宽，即通过使总连接线21与第七段333的线宽不同，来使两者电阻值相同，从而避免改变第七段333的线宽。因为，若改变第七段333的线宽，则无法在一道工艺过程中形成一条完整的第三信号线33，会增加工艺过程。
通常，第一信号线31及第二信号线32的条数是相同的。
示例性的，第一信号线31与第五段331的电阻值满足以下关系式(1)：
Figure BDA0002644202530000101
第二信号线32与第六段332的电阻值满足以下关系式(2)
Figure BDA0002644202530000102
其中，R1表示第一段311的电阻值，R2表示第二段312的电阻值，R1+R2表示第一信号线31的电阻值，R3表示第三段321的电阻值，R4表示第四段322的电阻值，R3+R4表示第二信号线32的电阻值，R5表示第五段331的电阻值，R6表示第六段332的电阻值，N表示第一信号线31及第二信号线32的条数，且N为大于或等于2的正整数。
示例性的，第二段312与第一段311的电阻值及第四段322与第三段321的电阻值分别满足以下关系式(3)和(4)：
R2＝(N-1)×R1 (3)
R4＝(N-1)×R3 (4)
即第一信号线31的电阻值为N×R1，则N条第一信号线31并联后的电阻值为R1，则R1＝R5。同理，第二信号线32的电阻值为N×R2，则N条第二信号线32并联后的电阻值为R3，则R3＝R6。且总连接线21的电阻值R8与第七段333的电阻值R7相同，因此，并联的各第一信号线31的电阻值、并联的各第二信号线32的电阻值及总连接线21的电阻值之和为R1+R8+R3，第三信号线33的电阻值为R5+R6+R7，从而R1+R8+R3＝R5+R6+R7，从而使得不同区域的信号线的电阻值是一致的。
在一些可选的实施例中，第二段312及第四段322可以位于边框区20。即第一段311及第三段321位于显示区30。边框区20为非显示区，其内不用设置像素电路34，相对于显示区30，边框区20在阵列基板的垂直方向上的可发挥空间大一些，因此，在工艺过程中更容易实现。当然，根据实际情况，也可以将第二段312及第四段322设置在显示区，本发明对此不作限定。
在一些可选的实施例中，第二段312及第四段322的材料包括半导体材料或氧化铟锡。例如，可以是P-si半导体、A-si半导体等。示例性的，第一段311、第三段321、总连接线21及第三信号线33均可以是金属线。例如，均采用钼(Mo)，也可以是其它金属。半导体材料或氧化铟锡的电阻率要远大于金属的电阻率，因此，第二段312及第四段322的长度即使比较短，其电阻值也会大于第一段311及第三段321的电阻值。通过设置较短的第二段312及第四段322，能够降低工艺难度，从而比较容易地实现各第一信号线31的并联电阻值与第三信号线的第五段331的电阻值相同，各第二信号线32的并联电阻值与第三信号线的第六段332的电阻值相同。
在一些可选的实施例中，如图5所示，阵列基板100包括衬底50和位于衬底50上的驱动层60。像素电路34设置于驱动层60。衬底50可以由刚性材料形成，如玻璃。衬底50也可由柔性材料形成，如聚酰亚胺(Polyimide，PI)。本发明对衬底50的材料不作限定。
在一些可选的实施例中，像素电路34包括多个薄膜晶体管(Thin FilmTransistor，TFT)。例如像素电路34可以为7T1C电路、7T2C电路或9T1C电路中的任一种。本文中，“7T1C电路”指像素电路中包括7个薄膜晶体管(T)和1个电容(C)的像素电路，其它“7T2C电路”、“9T1C电路”等依次类推。
图5中示出了像素电路34的一个薄膜晶体管及一个电容，如图5所示，像素电路34的薄膜晶体管包括有源层61。有源层61设置在衬底50上。驱动层60可以包括层叠设置且绝缘的第一金属层611、第二金属层612及第三金属层613。示例性的，有源层61位于第一金属层611与衬底50之间，通过第一绝缘层621相互绝缘。第一金属层611与第二金属层612通过第二绝缘层621相互绝缘。第二金属层612与第三金属层613通过第三绝缘层623相互绝缘。
第二段312及第四段322与有源层61的材料相同，且第二段312及第四段322与有源层61同层设置。如此，即实现了第二段312及第四段322的大电阻，又能在同一工艺过程中形成第二段312、第四段322及有源层61。当然，也可以将第二段312、第四段322设置在其它膜层，本申请对此不作限定。
在一些实施例中，像素电路34包括的多个薄膜晶体管可以为同一类型的薄膜晶体管。例如，像素电路34包括的多个薄膜晶体管均为低温多晶硅薄膜晶体管，或者均为金属氧化物薄膜晶体管。各薄膜晶体管的有源层可以同层设置。
在另一些实施例中，像素电路34包括多个类型的薄膜晶体管。例如，像素电路34中部分薄膜晶体管为低温多晶硅薄膜晶体管，另一部分薄膜晶体管为金属氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层和金属氧化物薄膜晶体管的有源层可以分层设置，第二段312及第四段322可以与低温多晶硅薄膜晶体管和金属氧化物薄膜晶体管任意一者的有源层的材料相同，且同层设置。本申请对此不作限定。
示例性的，如上所述，第一段311、第三段321、总连接线21及第三信号线33可以用相同的材料形成，因此，可以将它们同层设置，如此，可以简化工艺步骤。且第一段311、第三段321、总连接线21及第三信号线33可以位于第一金属层611、第二金属层612及第三金属层613中的任意一者。示例性的，第一段311、第三段321、总连接线21及第三信号线33可以均位于第二金属层612。由于第二段312与第一段311及总连接线21位于不同膜层，可以通过过孔将第二段312与第一段311及总连接线21连接。同理，由于第四段322与第三段321及总连接线21位于不同膜层，可以通过过孔将第四段322与第三段321及总连接线21连接。
在一些可选的实施例中，可以通过改变信号线的线宽来实现各区域的信号线的电阻值的一致性。示例性的，第一信号线31、第二信号线32及总连接线21与第三信号线33的材料可以相同，且第一信号线31、第二信号线32及总连接线21中至少一者的线宽小于第三信号线33的线宽。例如，可以将总连接线21的线宽设置的较小，以增大总连接线21的电阻值，进而使多条第一信号线31的并联电阻总值、多条第二信号线32的并联电阻总值及总连接线21的电阻值之和，与第三信号线33的电阻值相等。
在一些可选的实施例中，在第一方向X上，显示区30至少一侧的非显示区NA设置有沿第二方向Y延伸的信号总线40。信号总线40可以与阵列基板100的固定电压信号端(图中未示出)电连接。示例性的，如图3所示，信号总线40的数量为两条，分别位于阵列基板100在第一方向X上两侧的非显示区NA。各第一信号线31同侧的一端均与其相邻的信号总线40电连接。各第二信号线32同侧的一端均与其相邻的信号总线40电连接。各第三信号线33同侧的一端与其中一条信号总线40电连接，各第三信号线33同侧的另一端与另一条信号总线40电连接。另外，信号总线40为一条时，即在第一方向X上，仅在显示区30一侧的非显示区NA设置信号总线40，第一信号线31和第二信号线32中靠近信号总线40的一者直接与信号总线10连接，远离信号总线40的一者通过总连接线21与信号总线40电连接。例如，信号总线40设置在靠近第一信号线31的一侧，则第一信号线31直接与信号总线40连接，由于第一信号线31、总连接线21及第二信号线32是相互连接的，因此第二信号线32通过总连接线21以及第一信号线31实现与信号总线40的电连接。本实施例采用信号总线40的方式，与第一信号线、第二信号线及第三信号线各自通过一条引线与固定电压信号端连接相比，能够节省边框空间，增大屏占比。
本发明实施例还提供了一种显示面板200，请参阅图6所示，图6是本发明一个实施例提供的显示面板的结构示意图。本发明实施例的显示面板200具有非显示区NA和至少部分围绕非显示区NA的显示区30。显示面板200包括上述任一实施例的阵列基板100。其中，透光区10以及边框区20对应设置于显示面板200的非显示区NA，像素电路31对应设置于显示面板200的显示区30。
本实施例的显示面板200可以是液晶显示面板，也可以是有机发光二极管(Organic Light-Emitting Diode，OLED)、微发光二极管(Micro-LED)、量子点等其它类型的显示面板。在一些实施例中，该显示面板200可以被分割，从而得到更符合尺寸和形状需求的显示面板200。
本发明实施例的显示面板200包括设置于阵列基板100一侧的像素层，像素层包括多个子像素，阵列基板100的各像素电路31用于与各像素电连接，以驱动各子像素发光显示。
采用上述任一实施例的阵列基板100，能够提高显示面板200各区域的显示均一性。由于本发明实施例的显示面板200包括上述任一实施例的阵列基板100，因此，还具有上述实施例的阵列基板100的有益效果，在此不再赘述。
本发明实施例还提供了一种显示装置300，请参阅图7和图8所示，图7是本发明一个实施例提供的显示装置的结构示意图；图8是图7的B-B剖视图。本实施例的显示装置300包括上述任一实施例的显示面板200。由于本实施例的显示装置300包括上述任一实施例的显示面板200，其还具有上述实施例的显示面板200的有益效果，在此不再赘述。
本实施例的显示装置300可以包括手机、平板电脑、电子书阅读器、多媒体播放设备、可穿戴设备、车载终端等电子设备。
在一些可选的实施例中，显示装置300还包括功能器件310，功能器件310设置于阵列基板100的透光区10内。功能器件310例如是图像采集器、红外传感器、接近传感器、红外镜头、泛光感应元件、环境光传感器以及点阵投影器等感光组件，还可以是听筒、扬声器等器件。
依照本发明如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种阵列基板，其特征在于，具有透光区、围绕所述透光区的边框区和围绕所述边框区的显示区，所述显示区包括第一显示区、第二显示区和第三显示区；所述第一显示区位于所述透光区在第一方向上的其中一侧，所述第二显示区位于所述透光区在所述第一方向上的另一侧；所述第三显示区位于所述透光区在第二方向上的至少一侧；所述第一方向与所述第二方向垂直；
所述第一显示区设置有多条第一信号线，且各所述第一信号线延伸至所述边框区；所述第二显示区设置有多条第二信号线，且各所述第二信号线延伸至所述边框区；所述第三显示区设置有多条第三信号线；所述第一信号线、所述第二信号线及所述第三信号线均沿所述第一方向延伸；
所述边框区设置有总连接线；
其中，各所述第一信号线电连接于所述总连接线一端，各所述第二信号线电连接于所述总连接线另一端；
多条所述第一信号线的并联电阻总值、多条所述第二信号线的并联电阻总值及所述总连接线的电阻值之和，与各所述第三信号线的电阻值相等。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一信号线包括相互电连接的第一段及第二段，所述第二信号线包括相互电连接的第三段及第四段；
所述第一段、所述第三段和所述第三信号线的材料及线宽相同，所述第二段的电阻值大于所述第一段的电阻值，所述第四段的电阻值大于所述第三段的电阻值。
3.根据权利要求2所述的阵列基板，其特征在于，所述第三信号线包括相互电连接的第五段、第六段及第七段，所述第一段与所述第五段的长度相等，所述第三段与所述第六段的长度相等；
所述总连接线与所述第七段的材料相同，且所述总连接线的电阻值与所述第七段的电阻值相同；
其中，所述第一信号线与所述第五段的电阻值满足以下关系式：
Figure FDA0003783625250000021
所述第二信号线与所述第六段的电阻值满足以下关系式：
Figure FDA0003783625250000022
其中，R1表示所述第一段的电阻值，R2表示所述第二段的电阻值，R1+R2表示所述第一信号线的电阻值，R3表示所述第三段的电阻值，R4表示所述第四段的电阻值，R3+R4表示所述第二信号线的电阻值，R5表示所述第五段的电阻值，R6表示所述第六段的电阻值，N表示所述第一信号线及所述第二信号线的条数，且N为大于或等于2的正整数。
4.根据权利要求2所述的阵列基板，其特征在于，所述第二段和所述第四段位于所述边框区。
5.根据权利要求2所述的阵列基板，其特征在于，所述第二段和所述第四段的材料包括半导体材料或氧化铟锡。
6.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板包括衬底和位于衬底上的驱动层，所述驱动层包括多个像素电路，所述第一信号线、所述第二信号线及所述第三信号线分别与对应的所述像素电路电连接；
所述像素电路包括晶体管，所述晶体管包括有源层，所述第二段和所述第四段与所述有源层的材料相同，且所述第二段和所述第四段与所述有源层同层设置。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一段、所述第三段、所述总连接线及所述第三信号线同层设置。
8.根据权利要求1所述的阵列基板，其特征在于，所述第一信号线、所述第二信号线和所述总连接线与所述第三信号线的材料相同，且所述第一信号线、所述第二信号线和所述总连接线中至少一者的线宽小于所述第三信号线的线宽。
9.根据权利要求1所述的阵列基板，其特征在于，所述第一信号线、所述第二信号线及所述第三信号线为参考电压信号线或电源电压信号线；
所述阵列基板还包括围绕所述显示区的非显示区，在所述第一方向上，所述显示区至少一侧的所述非显示区设置有沿所述第二方向延伸的信号总线，所述信号总线与所述阵列基板的固定电压信号端电连接，所述第一信号线、所述第二信号线及所述第三信号线均与所述信号总线电连接。
10.一种显示面板，其特征在于，包括如权利要求1-9任一项所述的阵列基板。
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