CN111937149A - 用于键合半导体结构及其半导体器件的方法 - Google Patents

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Abstract

公开了半导体器件及其制造方法的实施例。在一个示例中，提供了一种用于形成半导体器件的方法。该方法包括以下操作。在第一半导体结构中形成具有第一电介质层和多个突出接触结构的第一键合层。在第二半导体结构中形成具有第二电介质层和多个凹陷接触结构的第二键合层。多个突出接触结构与多个凹陷接触结构键合，使得多个突出触点中的每个与相应的凹陷接触结构接触。

Description

用于键合半导体结构及其半导体器件的方法
背景技术
本公开的实施例涉及键合的半导体器件及其制造方法。
通过改善工艺技术、电路设计、编程算法、和制造工艺，将诸如存储单元的平面半导体器件缩放到较小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且昂贵。三维(3D)器件架构可以解决一些平面半导体器件(例如闪存存储器件)中的密度限制。
可以通过堆叠半导体晶圆或管芯并使用例如穿硅过孔(TSV)或铜-铜(Cu-Cu)连接部将它们垂直互连来形成3D半导体器件，从而与常规平面工艺相比，所得到的结构作为单个器件以减少的功率和更小的占用面积来实现性能改善。在用于堆叠半导体衬底的各种技术中，混合键合由于其形成高密度互连的能力而被认为是有前途的技术之一。
发明内容
公开了用于键合半导体结构及其半导体器件的方法的实施例。
在一个示例中，本公开的实施例包括用于形成半导体器件的方法。该方法包括以下操作。在第一半导体结构中，形成具有第一电介质层和多个突出接触结构的第一键合层。在第二半导体结构中，形成具有第二电介质层和多个凹陷接触结构的第二键合层。将多个突出接触结构与多个凹陷接触结构键合，使得多个突出触点中的每个与相应的凹陷接触结构接触。
在另一个示例中，本公开的实施例包括用于形成另一个半导体器件的方法。该方法包括以下操作。在第一半导体结构中，形成具有第一电介质层、多个第一突出接触结构、和多个第一凹陷接触结构的第一键合层。在第二半导体结构中，形成具有第二电介质层、多个第二凹陷接触结构、和多个第二突出接触结构的第二键合层。多个第一突出接触结构与多个第二凹陷接触结构键合，并且多个第一凹陷接触结构与多个第二突出接触结构键合。多个第一突出触点中的每个与相应的第二凹陷接触结构接触，并且多个第一凹陷接触结构中的每个与相应的第二突出接触结构接触。
在又一个示例中，本公开的实施例提供了具有第一半导体结构和第二半导体结构的半导体器件。第一半导体结构包括具有第一电介质层和接触结构的在第一电介质层中的第一部分的第一键合层。第二半导体结构包括具有第二电介质层和接触结构的在第二电介质层中的第二部分的第二键合层。半导体器件还包括在第一半导体结构和第二半导体结构之间的键合界面。接触结构的第一部分和第二部分彼此接触。键合界面的第一部分在接触结构外部、并且在第一电介质层和第二电介质层之间延伸。键合界面的第二部分在接触结构内部延伸，并且与键合界面的第一部分不共面。
附图说明
被并入到本文中并形成说明书一部分的附图示出了本公开的实施例，并且附图与说明书一起进一步用于解释本公开的原理并使相关领域中的技术人员能够制作和使用本公开。
图1A示出了根据一些实施例的示例性半导体器件的截面的示意图。
图1B、图1C和图1D均示出了根据一些实施例的示例性半导体器件中的部分键合结构的截面图。
图2示出了根据一些实施例的示例性半导体器件的截面的详细示意图。
图3A-图3E示出了根据一些实施例的用于形成图2中的半导体器件中的半导体结构的示例性制造工艺。
图4A-图4D示出了根据一些实施例的用于形成图2中的半导体器件中的另一个半导体结构的示例性制造工艺。
图5A-图5C示出了根据一些实施例的用于键合半导体结构以用于形成示例性半导体器件的制造工艺。
图6A和图6B均示出了根据一些实施例的用于形成半导体器件的示例性方法的流程图。
图7A和图7B均示出了根据一些实施例的用于形成半导体结构的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
虽然讨论了特定的构造和布置，但是应当理解，这样做仅出于说明性目的。相关领域中的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他构造和布置。对于相关领域中的技术人员将显而易见的是，本公开也可以用于各种其他应用中。
注意，本说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构、或特性，但每一个实施例不一定都包括特定的特征、结构、或特性。而且，这样的短语不一定指相同的实施例。此外，当结合实施例来描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性在相关领域中的技术人员的知识范围内。
通常，可以至少部分地根据上下文的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于描述单数意义上的任何特征、结构、或特性，或者可以用于描述复数意义上的特征、结构、或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的要素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语来描述一个元件或特征与另一个(一个或多个)元件或(一个或多个)特征的如图中所示的关系。除了在图中描述的取向以外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且本文使用的空间相对描述语可以以类似方式被相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上覆结构之上延伸，或者可以具有小于下层结构或上覆结构的范围。此外，层可以是均质或不均质连续结构的区域，所述区域具有的厚度小于连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是一层、可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“标称的/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以归因于制造工艺或公差的微小变化。如本文所使用的，术语“约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以指示在例如该值的10％–30％(例如，该值的±10％、±20％或±30％)内变化的给定量的值。
如本文所使用的，术语“三维(3D)NAND存储串”是指在横向定向的衬底上串联连接的垂直定向的存储单元晶体管串，使得该存储单元晶体管串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直的/垂直地”意味着标称地垂直于衬底的横向表面。
如本文中所使用的，术语“顶表面”是指结构的最远离在其上/其中的形成该结构的衬底的表面，并且术语“底表面”是指结构的最靠近在其上/其中形成该结构的衬底的表面。在本公开中，顶表面和底表面的相对位置不随着物体的取向改变而改变。
在本公开中，物体表面的高度被定义为该表面与在其上/其中形成该物体的衬底之间的距离。在本公开中，两个表面的相对位置是基于两个表面的高度来定义的，并且不随着物体的取向改变而改变。
随着3D NAND存储器件继续垂直地按比例扩大(例如，具有96层或更多层)，由于干法蚀刻的挑战，通过一步蚀刻来实现高深宽比结构(例如沟道孔和栅极线缝隙(GLS))是不可行的。尤其是对于沟道孔之类的小尺寸的图案，控制和进一步减小关键尺寸(CD)将有利于单元密度的增加。
已经提出通过接合在不同衬底上的外围器件和存储阵列来制造一些3D NAND存储器件(例如，具有96层或更多层)的直接键合技术。然而，由于诸如平坦表面接触、晶圆翘曲、和/或应力的各种原因，直接键合工艺可能具有诸如键合强度不足的限制。
根据本公开的各种实施例提供了通过将一对半导体结构与多个接触结构接合来形成的半导体器件，例如3D NAND存储器件。半导体中的一个可以包括与接触结构导电连接的多个逻辑工艺兼容器件，并且半导体结构中的另一个可以包括与接触结构导电连接的NAND存储单元的阵列。接触结构(例如，金属材料)是通过两个键合层的键合来形成的。键合层之间的键合界面可以包括接触结构外部的第一部分和接触结构中的第二部分。键合界面的第二部分可以与第一部分不共面。在一些实施例中，键合界面的第二部分可以包括弯曲的或成角度的轮廓/边界。每个接触结构的顶表面和底表面的横向尺寸是不同的。
与常规的键合触点不同，本公开的接触结构均通过突出接触结构和凹陷接触结构的键合来形成。与常规的平坦表面接触相比，突出接触结构和凹陷接触结构可以横向地和垂直地彼此接触，从而增加了接触面积。键合工艺可能引起突出接触结构和凹陷接触结构之间的原子的摩擦和扩散，从而增加了键合界面处的键合强度。具体地说，与常规的平坦表面键合相比，在突出接触结构和凹陷接触结构的侧表面之间的摩擦可以提供附加的横向键合强度。
在本公开中，突出接触结构可以形成在相应的半导体结构中，并且具有在相应的电介质层的顶表面上方(例如，高于相应的电介质层的顶表面)的顶表面。匹配突出接触结构的凹陷接触结构可以形成在相应的半导体结构上，并且具有在相应的电介质层的顶表面下方(例如，低于相应的电介质层的顶表面)的顶表面。突出接触结构和凹陷接触结构的形状和尺寸可以被设计和制造为导致半导体结构之间的最优的键合强度。因此可以改善半导体结构之间的键合强度。
图1A示出了根据一些实施例的示例性半导体器件100的截面的示意图。半导体器件100代表通过对一对半导体结构102和104的键合来形成的半导体器件的示例。半导体器件100的部件(例如，逻辑工艺兼容器件和NAND存储器)可以单独地形成在不同的晶圆上，并且然后被接合以形成键合的芯片/器件。如图1A中所示，半导体结构102和104可以通过键合结构106被键合。数据/电信号可以通过键合结构106在半导体结构102和104之间传输。作为示例，半导体结构102包括多个逻辑工艺兼容器件，并且半导体结构104包括NAND存储单元的阵列。
在一些实施例中，半导体结构102中的逻辑工艺兼容器件包括可以以与用于逻辑器件的制造工艺相当的方式制造的任何半导体器件。例如，逻辑工艺兼容器件可以包括存储器件的外围电路。在一些实施例中，逻辑工艺兼容器件还包括处理器、控制器、随机存取存储器(RAM)(例如，动态RAM(DRAM)和/或静态(SRAM))。在一些实施例中，逻辑工艺兼容器件包括处理器、RAM单元的阵列、以及用于NAND存储单元阵列(例如，被包括在半导体结构104中)的外围电路。在一些实施例中，逻辑工艺兼容器件使用互补金属氧化物半导体(CMOS)技术来形成。处理器和RAM单元阵列两者(如果有的话)可以用高级逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等)来实施以实现高速。处理器可以包括任何适当的通用或专用处理器。控制器可以包括处理半导体器件100的特定操作的任何适当的软件和/或硬件。RAM可以包括适当的DRAM和/或SRAM。
在一些实施例中，半导体器件100的半导体结构102还包括半导体结构104的NAND存储器的外围电路中的全部或一部分。外围电路(也称为控制电路和感测电路)可以包括用于促进NAND存储器的操作的任何适当的数字、模拟、和/或混合信号电路。例如，外围电路可以包括以下中的一个或多个：页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。
半导体结构104可以包括NAND存储单元的阵列。即，半导体结构104可以是NAND闪存存储器件，其中存储单元以3D NAND存储串阵列和/或二维(2D)NAND存储单元阵列的形式提供。NAND存储单元可以被组织成页，然后被组织成块，其中每个NAND存储单元电连接到称作位线(BL)的单独的线。在NAND存储单元中具有相同垂直位置的所有单元可以通过字线(WL)来通过控制栅电连接。在一些实施例中，平面包含通过相同的位线电连接的一定数量的块。半导体结构104可以包括一个或多个平面，并且执行所有读取/写入/擦除操作所需的外围电路可以包括在半导体结构102和/或104中。在一些实施例中，NAND存储单元的阵列是2D NAND存储单元的阵列，2D NAND存储单元的阵列中的每个包括浮栅晶体管。根据一些实施例，2D NAND存储单元的阵列包括多个2D NAND存储串，多个2D NAND存储串中的每个包括串联连接的多个存储单元(例如32至128个存储单元)(类似NAND门)和两个选择晶体管。在一些实施例中，NAND存储单元的阵列是3D NAND存储串的阵列，3D NAND存储串的阵列中的每个通过存储堆叠层在衬底上方(在3D上)垂直延伸。取决于3D NAND技术(例如，存储堆叠层中的层/台阶的数量)，3D NAND存储串通常包括32到256个NAND存储单元，NAND存储单元中的每个包括浮栅晶体管或电荷捕获晶体管。
如图1A中所示，半导体器件100可以包括与半导体结构102和104导电连接的键合结构106。在图1B-图1D中示出了键合结构106的部分108的详细结构。在如图1B中所示的一个示例中，可以通过第一键合层106-1和第二键合层106-2的键合来形成键合结构106。包括第一电介质层116-1的第一键合层106-1可以是半导体结构102的一部分。包括第二电介质层116-2的第二键合层106-2可以是半导体结构104的一部分。键合结构106可以包括键合界面112，在键合界面112处键合第一键合层106-1和第二键合层。多个接触结构110可以设置在与半导体结构102和104中的相应部分导电连接的键合结构106中(例如，在第一电介质层116-1和第二电介质层116-2中)。键合界面112可以包括接触结构110外部的第一界面部分112-1和接触结构110内部的第二界面部分112-2。在一些实施例中，沿着z-方向，第一电介质层116-1和第二电介质层116-2中的每个具有的厚度在约150nm至约300nm的范围内(例如150nm、180nm、200nm、250nm、280nm、300nm、320nm、350nm)。在一些实施例中，第一电介质层116-1和第二电介质层116-2中的每个的厚度为约200nm。
第一界面部分112-1可以包括第一电介质层116-1和第二电介质层116-2被键合为彼此接触的区域。第二界面部分112-2可以包括接触结构110的部分被键合为彼此接触的接触区域。如下面将详细描述的，每个接触结构110可以通过突出接触结构和凹陷接触结构的键合来形成。因为突出接触结构和凹陷接触结构的接触区域均包括具有角度的表面，所以这些具有角度的表面引起第二界面部分112-2偏离第一界面部分112-1的平面。因此，突出接触结构和凹陷接触结构之间的接触区域与第一界面部分112-1不共面。即，第二界面部分112-2可以与第一界面部分112-1不共面。
例如，如图1B中所示，突出接触结构可以是第一键合层106-1的一部分，并且凹陷接触结构可以是第二键合层106-2的一部分。沿着z-方向，第二界面部分112-2可以在第一界面部分112-1下方延伸。在一些实施例中，第二界面部分112-2通常跟随突出接触结构和凹陷接触结构之间的接触区域的轮廓。在一些实施例中，由于例如键合工艺引起的变形和/或原子扩散，第二界面部分112-2偏离了突出接触结构和凹陷接触结构之间的接触区域的(例如，在键合之前的)原始轮廓。在一些实施例中，键合工艺引起突出接触结构和凹陷接触结构合并，使得第二界面部分112-2的部分与周围的材料变得难以区分。应当注意的是，本公开中所述的键合界面的外形(例如112)仅是为了说明第二界面部分112-2与第一界面部分112-1之间的相对位置的目的，并且不代表键合界面112的实际轮廓。
为了便于说明，接触结构110的在第一电介质层116-1中并且在与第一界面部分112-1共面的平面(如图1B中的虚线所示)上方的部分称为第一接触部分110-1；并且接触结构110的在第二电介质层116-2中并且在该平面下方的部分称为第二接触部分110-2。接触结构110可以被视为在平面中彼此接触的第一接触部分110-1和第二接触部分110-2。例如，如图1B中所示，第二界面部分112-2可以位于第二接触部分110-2中，而不是在常规键合工艺中位于第一接触部分和第二接触部分之间。
第一接触部分110-1的截面可以具有梯形形状，并且第二接触部分110-2的截面可以具有倒梯形形状。第一和第二接触部分110-1和110-2中的每个的横向尺寸可以朝向该平面逐渐增加。如图1B中所示，第一接触部分110-1的顶表面(例如，沿着x-方向或y-方向)的横向尺寸L11可以小于第一接触部分110-1的底表面的横向尺寸L13，并且第二接触部分110-2的顶表面的横向尺寸L14可以大于第二接触部分110-2的底表面的横向尺寸L12。在一些实施例中，横向尺寸L11和L13均可以在约200nm至约350nm的范围内(例如，200nm、250nm、280nm、300nm、320nm、350nm)。在一些实施例中，横向尺寸L14和L12均可以在约300nm至约450nm的范围内(例如，300nm、350nm、380nm、400nm、420nm、450nm)。在一些实施例中，横向尺寸L11小于横向尺寸L12。在一些实施例中，横向尺寸L13小于横向尺寸L14，其中L13小于300nm并且L14为约400nm。
图1C示出了根据一些实施例的键合结构106的另一个示例。键合结构106可以包括键合界面113，在键合界面113处第一键合层106-1和第二键合层106-2被键合为彼此接触。键合结构106可以包括多个接触结构111，多个接触结构111中的每个包括第一电介质层116-1中的第一接触部分111-1和第二电介质层116-2中的第二接触部分111-2。第一接触部分111-1的顶表面(例如，沿着x-方向或y-方向)的横向尺寸L21可以小于第一接触部分111-1的底表面的横向尺寸L23，并且第二接触部分111-2的顶表面的横向尺寸L24可以大于第二接触部分111-2的底表面的横向尺寸L22。在一些实施例中，横向尺寸L21和L23均可以在约300nm至约450nm的范围内(例如，300nm、350nm、380nm、400nm、420nm、450nm)。在一些实施例中，横向尺寸L24和L22均可以在约200nm至约350nm的范围内(例如200nm、250nm、280nm、300nm、320nm、350nm)。不同于图1B中所示的键合结构106，横向尺寸L21大于横向尺寸L22。在一些实施例中，横向尺寸L23大于横向尺寸L24，其中L23为约400nm并且L24小于300nm。
此外，如图1C中所示，键合界面113可以包括第一界面部分113-1和第二界面部分113-2。在一些实施例中，第一界面部分113-1代表第一和第二电介质层116-1和116-2被键合为彼此接触的区域/表面，并且第二界面部分113-2代表突出接触结构和凹陷接触结构被键合为彼此接触的区域/表面。不同于图1B中的键合界面112，突出接触结构可以是第二键合层106-2的一部分，并且凹陷接触结构可以是第一键合层106-1的一部分。第二界面部分113-2可以在第一界面部分113-1上方，并且可以位于第一接触部分111-1中。
图1D示出了根据一些实施例的键合结构106的另一个示例。键合结构106可以包括键合界面122，在键合界面122处第一键合层106-1和第二键合层106-2被键合为彼此接触。不同于图1B和图1C中所示的键合结构106，在图1D中，键合结构106可以包括多个接触结构123和124。每个接触结构123包括第一电介质层116-1中的第一接触部分123-1和第二电介质层116-2中的第二接触部分123-2。每个接触结构124包括第一电介质层116-1中的第一接触部分124-1和第二电介质层116-2中的第二接触部分124-2。在一些实施例中，接触结构123类似于接触结构111，并且接触结构124类似于接触结构110。例如，第一接触部分123-1的顶表面的横向尺寸L31可以大于第二接触部分123-2的底表面的横向尺寸L32，并且第一接触部分124-1的顶表面的横向尺寸L33可以小于第二接触部分124-2的底表面的横向尺寸L34。接触结构123和124的结构和材料可以分别类似于接触结构111和110的结构和材料，并且在本文中不再重复详细描述。取决于设计和制造工艺，接触结构123和124可以形成在键合结构106中的任何适当的位置中。
不同于图1B和图1C中所示的键合结构106，在图1D中，可以通过将具有多个第一突出接触结构和多个第一凹陷接触结构的第一键合层106-1键合到具有多个第二凹陷接触结构和多个第二突出接触结构的第二键合层106-2来形成键合结构106。每个第一突出接触结构可以被键合为与相应的(例如，匹配的)第二凹陷接触结构接触，并且每个第一凹陷接触结构可以被键合为与相应的第二突出接触结构接触。如图1D中所示，键合界面122可以包括第一界面部分122-1、第二界面部分122-2、和第三界面部分122-3。在一些实施例中，第一界面部分122-1代表第一电介质层116-1和第二电介质层116-2被键合为彼此接触的区域/表面，第二界面部分122-2代表第一凹陷接触结构和第二突出接触结构被键合为彼此接触的区域/表面，并且第三界面部分122-3代表第一突出接触结构和第二凹陷接触结构被键合为彼此接触的区域/表面。第二界面部分122-2和第三界面部分122-3均可以与第一界面部分122-1不共面。在一些实施例中，第二界面部分122-2可以在第一界面部分122-1上方并且可以位于第一接触部分123-1中。在一些实施例中，第三界面部分122-3可以在第一界面部分122-1下方并且可以位于第二接触部分123-2中。
图1B-图1D中所示的接触结构(例如110、111、123和124)均可以包括任何适当的(一种或多种)导电材料，例如铜、钨、铝、钴、多晶硅、掺杂的硅、和/或硅化物。在一些实施例中，接触结构可以包括诸如铜的金属材料。每个突出接触结构和相应的凹陷接触结构可以包括相同的(一种或多种)材料。第一和第二电介质层116-1和116-2均可以包括适当的(一种或多种)电介质材料，例如氧化硅、氮化硅、和/或氮氧化硅。
在图1B-图1D中所示的每个键合结构106中，第一和第二键合层106-1和106-2之间的键合可以包括适当的键合方法，例如混合键合(也称为“金属/电介质混合键合”)，混合键合是直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。可以在每个突出接触结构和相应的凹陷接触结构之间形成金属-金属键合，并且可以在第一和第二电介质层116-1和116-2之间形成电介质-电介质键合。
应当理解，在本公开中不限制堆叠的半导体结构的相对位置和数量。在一些实施例中，NAND存储单元的阵列沿着z-方向在逻辑工艺兼容器件上方。在一些实施例中，NAND存储单元的阵列沿着z-方向在逻辑工艺兼容器件下方。至少两个半导体结构可以与图1B-图1D中所示的键合结构(或键合层)键合。可以跨键合结构106通过接触结构来执行NAND存储器与逻辑工艺兼容器件(例如，处理器和RAM)之间的数据传输。
图2示出了根据一些实施例的具有用键合结构键合的一对半导体结构的半导体器件200。键合结构可以与图1B-图1D中所示的键合结构106中的任何一个类似或相同。例如，在半导体器件200中，逻辑工艺兼容器件沿着z-方向放置在NAND存储单元的阵列上方。应当注意，为了便于说明，基于两个半导体结构描述了本公开的实施例。在许多其他实施例中，可以使用多于一个的键合结构垂直地堆叠多于两个的半导体结构。取决于半导体结构上的设计和/或键合触点，每个键合结构中的接触结构的类型和/或位置/布局可以相同或类似。还应当注意，在整个本公开中，附图中描述的半导体器件的结构和半导体器件中的导电连接仅出于说明性目的，并且不意味着代表半导体器件的实际结构或导电连接。
如图2中所示，半导体器件200包括键合的芯片，该键合的芯片包括第二半导体结构204-2和堆叠在第二半导体结构204-2之上的第一半导体结构204-1。第一和第二半导体结构204-1和204-2通过其间的键合结构232接合，键合结构232可以通过第一半导体结构204-1中的第一键合层232-1和第二半导体结构204-2中的第二键合层232-2的键合来形成。如图2中所示，第二半导体结构204-2可以包括衬底202，衬底202可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其他适当的材料。
半导体器件200的第二半导体结构204-2可以包括在衬底202上方的存储堆叠层206。要注意的是，在图2中增加了z-方向和x/y-方向，以进一步说明半导体器件200中的部件的空间关系。衬底202包括在x-方向和y-方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当半导体器件(例如，半导体器件200)的衬底(例如，衬底202)在z-方向(垂直方向或厚度方向)上放置在半导体器件的最低平面中时，半导体器件的一个部件(例如，层或器件)是在另一个部件(例如，层或器件)“上”、“上方”还是“下方”，是在z-方向上相对于半导体器件的衬底来确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
在一些实施例中，第二半导体结构204-2包括NAND闪存存储器件，其中以3D NAND存储串208的阵列的形式提供存储单元。根据一些实施例，每个3D NAND存储串208穿过均包括导体层和电介质层的多个对而垂直延伸。堆叠和交错的导体层和电介质层在本文中也称为存储堆叠层206。根据一些实施例，存储堆叠层206中的交错的导体层和电介质层在垂直方向上交替。换句话说，除了在存储堆叠层206的顶部或底部的那些之外，每个导体层可以在两侧上被两个电介质层邻接，并且每个电介质层可以在两侧上被两个导体层邻接。导体层均可以具有相同的厚度或不同的厚度。类似地，电介质层均可以具有相同的厚度或不同的厚度。导体层可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物、或其任何组合。电介质层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
在一些实施例中，每个3D NAND存储串208是包括半导体沟道和存储膜的“电荷捕获”型NAND存储串。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅、或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(也称为“电荷捕获/存储层”)、和阻隔层的复合电介质层。每个3D NAND存储串208可以具有圆柱形状(例如，柱形形状)。根据一些实施例，半导体沟道、存储膜的隧穿层、存储层、和阻隔层沿着从柱的中心朝向柱的外表面的方向按此顺序布置。隧穿层可以包括氧化硅、氮氧化硅、或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅、或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻隔层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻隔层可以包括高k电介质层，例如，氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储串还包括多个控制栅(均是字线的一部分)。存储堆叠层206中的每个导体层可以充当用于3D NAND存储串208的每个存储单元的控制栅。在一些实施例中，每个3D NAND存储串208包括在z-方向上的相应端处的两个插塞。如本文中所使用的，当衬底202放置在半导体器件200的最低平面中时，部件(例如3D NAND存储串208)的“上端”是在z-方向上更远离衬底202的一端，并且部件(例如3D NAND存储串208)的“下端”是在z-方向上更靠近衬底202的一端。下端处的插塞可以与半导体沟道接触并且包括从衬底202外延生长的半导体材料，例如单晶硅。下端处的插塞可以充当由3D NAND存储串208的源选择栅控制的沟道。上端处的插塞可以包括半导体材料(例如，多晶硅)。通过在第二半导体结构204-2的制造期间覆盖3D NAND存储串208的上端，上端的插塞可以充当蚀刻停止层以阻止蚀刻填充在3D NAND存储串208中的电介质，例如氧化硅和氮化硅。在一些实施例中，上端处的插塞充当3D NAND存储串208的漏极。
应当理解，3D NAND存储串208不限于“电荷捕获”型的3D NAND存储串，并且在其他实施例中可以是“浮栅”型的3D NAND存储串。衬底202可以包括作为“浮栅”型的3D NAND存储串的源极板的多晶硅。
在一些实施例中，第二半导体结构204-2还包括在存储堆叠层206上方的互连层210以传输电信号。互连层210可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和垂直互连接入(VIA)触点。如本文中所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中端工艺(MEOL)互连和后端工艺(BEOL)互连。在一些实施例中，互连层210中的互连还包括局部互连，例如与3D NAND存储串208导电连接的位线触点和与存储堆叠层206的导体层导电连接的字线触点。互连层210还可以包括在其中可以形成互连线和VIA触点的一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)。互连层210中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层210中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
在一些实施例中，半导体器件200的第一半导体结构204-1包括器件层216，器件层216包括外围电路220。例如，外围电路220可以是用于控制和感测半导体器件200的NAND存储器的外围电路中的一部分或全部。在一些实施例中，晶体管230进一步形成外围电路220，即，用于促进NAND存储器的操作的任何适当的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器、或电容器)。在一些实施例中，器件层216还包括在外围电路220的外部的处理器和/或RAM单元的阵列。
在一些实施例中，第一半导体结构204-1包括在器件层216之下并与器件层216接触的互连层214，以向和从外围电路220传输电信号。互连层214可以包括多个互连，包括横向互连线和VIA触点，例如MEOL互连和BEOL互连。互连层214还可以包括在其中可以形成互连线和过孔触点的一个或多个ILD层。即，互连层214可以包括多个ILD层中的互连线和VIA触点。互连层214中的互连线和过孔触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物、或其任何组合。互连层214中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。在一些实施例中，器件层216中的器件通过互连层214中的互连彼此电连接。例如，RAM单元的阵列可以通过互连层214电连接到处理器。
在一些实施例中，第一半导体结构204-1包括在器件层216上方并与器件层216接触的半导体层234。半导体层234可以是在其上形成器件层216(例如，晶体管230)的减薄衬底。在一些实施例中，半导体层234包括单晶硅。在一些实施例中，半导体层234可以包括多晶硅、非晶硅、SiGe、GaAs、Ge、或任何其他适当的材料。半导体层234还可以包括隔离区和掺杂区。
晶体管230可以形成在半导体层234“上”，其中，晶体管230中的全部或一部分形成在半导体层234中(例如，在半导体层234的底表面上方)和/或直接形成在半导体层234上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管230的源极区和漏极区)也可以形成在半导体层234中。根据一些实施例，具有先进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技术节点)的晶体管230是高速的。
第一半导体结构204-1还可以包括在半导体层234上方的焊盘引出互连层236。焊盘引出互连层236可以包括在一个或多个ILD层中的互连，例如接触焊盘238。在一些实施例中，例如，出于焊盘引出目的，焊盘引出互连层236中的互连可以在半导体器件200与外部电路之间传输电信号。焊盘引出互连层236和互连层214可以形成在半导体层234的相对侧处。
在一些实施例中，第一半导体结构204-1还包括一个或多个触点240，一个或多个触点240延伸穿过半导体层234以电连接焊盘引出互连层236以及互连层214和210。结果，外围电路220可以通过互连层214和210以及键合结构232电连接到3D NAND存储串208的阵列。此外，外围电路220(和处理器和/或RAM单元，如果有的话)和3D NAND存储串208的阵列可以通过接触结构218和焊盘引出互连层236电连接到外部电路。
如图2中所示，第一半导体结构204-1可以包括第一键合层232-1，并且第二半导体结构204-2还可以包括第二键合层232-2。第一和第二键合层232-1和232-2可以在键合界面212处键合，从而形成键合结构232。沿着z-方向，第一键合层232-1可以在互连层214下方并且在键合界面212上方，并且第二键合层232-2可以在互连层210上方并且在键合界面212下方。第一键合层232-1可以与互连层214接触并且导电连接到互连层214，并且第二键合层232-2可以与互连层210接触并且导电连接到互连层210。半导体器件200可以包括设置在键合结构232中的多个接触结构218(例如，键合触点)，多个接触结构218导电连接到互连层210和214，使得器件层216可以导电连接到存储堆叠层206(或3D NAND存储串208)。沿着z-方向，接触结构218可以跨键合界面212延伸以在互连层210和214之间传输电信号。接触结构218可以设置在键合结构232中的任何适当的位置处，以提供第一和第二半导体结构204-1和204-2之间的导电连接。例如，接触结构218可以与互连接触并且导电连接到互连，所述互连导电连接到存储堆叠层206中的3D NAND存储串208和导体层。
通过第一和第二键合层232-1和232-2的键合而形成的键合结构232可以包括接触结构218和电绝缘接触结构218的电介质。接触结构218可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施例中，接触结构218包括Cu。第一和第二键合层232-1和232-2的剩余区域可以用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。键合结构232可以类似于图1B-图1D中所示的键合结构106中的任何一个。键合结构232(例如，接触结构218、键合界面242、以及第一和第二键合层232-1和232-2)的结构和组成可以类似于图1B-图1D中所示的键合结构106的结构和组成，并且在本文中不再重复详细描述。
图3A-图3E示出了根据一些实施例的用于在半导体结构中形成具有多个突出接触结构的键合层的示例性方法300。图7A示出了图3A-图3E中所示的方法300的流程图700。图4A-图4D示出了根据一些实施例的用于在半导体结构中形成具有多个凹陷接触结构的键合层的示例性方法400。图7B示出了图4A-图4D中所示的方法400的流程图701。图5A-图5C示出了根据一些实施例的用于键合一对半导体结构的示例性键合方法500。图6A示出了根据一些实施例的在一对半导体结构上采用的键合方法500的流程图600。图6B示出了根据一些实施例的在另一对半导体结构上采用的键合方法500的流程图601。为了便于描述，一起描述图3A-图3E、图4A-图4D、和图5A-图5C中所示的方法。应当理解，方法300、400和500中所示的操作不是穷举的，并且在任何所示的操作之前、之后、或之间也可以执行其他操作。此外，可以同时或者以与图3A-图3E、图4A-图4D、和图5A-图5C中所示的不同的顺序执行一些操作。可以采用流程图600来形成具有与图1B或图1C中所示的键合结构106类似的键合结构的半导体器件。
参考图6A，流程图600开始于操作602和604，其中分别形成第一半导体结构和第二半导体结构。第一半导体结构包括具有第一电介质层和在第一电介质层中的多个突出接触结构的第一键合层。第二半导体结构包括具有第二电介质层和在第二电介质层中的多个凹陷接触结构的第二键合层。图5A示出了对应的结构。在各种实施例中，可以在相同的时间或在不同的时间执行操作602和604。
如图5A中所示，分别形成第一半导体结构502和第二半导体结构504。第一半导体结构502可以包括形成在第一晶圆302上的第一键合层506-1，第一键合层506-1具有第一电介质层316和在第一电介质层316中的多个突出接触结构314。第二半导体结构504可以包括形成在第二晶圆402上的第二键合层506-2，第二键合层506-2具有第二电介质层416和在第二电介质层416中的多个凹陷接触结构414。每个突出接触结构314在后续操作中可以被键合为与相应的凹陷接触结构414接触。在一些实施例中，突出接触结构314和凹陷接触结构414的底表面均可以与相应的晶圆接触并且导电连接到相应的晶圆。
如图5A中所示，突出接触结构314的顶表面可以在第一电介质层316的顶表面上方，而凹陷接触结构414的顶表面可以在第二电介质层416的顶表面下方。在一些实施例中，每个突出接触结构314和相应的凹陷接触结构414的位置和尺寸(例如，横向和垂直尺寸)允许突出接触结构314在键合时垂直和横向地与相应的凹陷接触结构414接触。在一些实施例中，突出接触结构314的顶表面的横向尺寸L51可以大于或等于底表面的横向尺寸L52。在一些实施例中，凹陷接触结构414的顶部开口的横向尺寸L53可以大于或等于底表面的横向尺寸L54。在一些实施例中，横向尺寸L51可以大于或等于横向尺寸L54。横向尺寸L51可以大于、等于、或小于横向尺寸L53。在一些实施例中，横向尺寸L51等于或小于横向尺寸L53。在一些实施例中，突出接触结构314的顶表面与第一电介质层316的顶表面之间的距离D51可以大于或等于第二电介质层416的顶表面与凹陷接触结构414的底表面之间的距离D52(例如，凹陷接触结构414的深度)。
在一些实施例中，横向尺寸L51和L52均可以在约200nm至约350nm的范围内(例如，200nm、250nm、280nm、300nm、320nm、350nm)。在一些实施例中，横向尺寸L53和L54均可以在约300nm至约450nm的范围内(例如，300nm、350nm、380nm、400nm、420nm、450nm)。在一些实施例中，横向尺寸L52小于横向尺寸L53。在一些实施例中，沿着z-方向，第一电介质层316和第二电介质层416中的每个具有在约150nm至约300nm的范围内(例如150nm、180nm、200nm、250nm、280nm、300nm、320nm、350nm)的厚度。在一些实施例中，第一和第二电介质层316和416中的每个的厚度为约200nm。
在一些实施例中，突出接触结构314和凹陷接触结构414均可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施例中，突出接触结构314和凹陷接触结构414均包括Cu。第一和第二电介质层316和416均可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
如前所述，可以在键合的时间之前在相同的时间或不同的时间形成第一和第二半导体结构502和504。图3A-图3E示出了根据一些实施例的用于形成第一半导体结构502的方法300。图7A示出了方法300的流程图700。
参考图7A，流程图700开始于操作702，其中在第一晶圆上形成图案化的电介质层和在图案化的电介质层中的多个开口。图3A和图3B示出了对应的结构。
如图3B中所示，在第一晶圆302上形成图案化的电介质层308和在图案化的电介质层308中的多个开口310。在一些实施例中，图案化的电介质层308的厚度T01大于200nm。在一些实施例中，开口310(例如，在与图案化的电介质层308的顶表面共面的表面处)的横向尺寸D1在约200nm至约350nm的范围内(例如，200nm、250nm、280nm、300nm、320nm、350nm)。在一些实施例中，D1为约300nm。在各种实施例中，第一晶圆302可以包括多个逻辑工艺兼容器件或NAND存储单元的阵列。可以在形成图案化的电介质层308和开口310之前形成第一晶圆302。
下面描述根据一些实施例的形成具有NAND存储单元阵列的第一晶圆302的示例性工艺。第一晶圆302可以包括NAND存储单元阵列和导电连接到NAND存储单元阵列的互连层。在一些实施例中，在衬底上方形成存储堆叠层，并且形成穿过存储堆叠层垂直延伸的NAND存储串的阵列。首先，在衬底(例如，硅衬底)上方形成多个交错的牺牲层和电介质层。交错的牺牲层和电介质层可以形成电介质堆叠层。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。可以通过一种或多种薄膜沉积工艺来形成交错的牺牲层和电介质层，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其任何组合。在一些实施例中，可以通过栅极替换工艺来形成存储堆叠层，例如，使用相对于电介质层有选择性的对牺牲层的湿法/干法蚀刻并用导体层填充所得到的凹陷，从而用多个导体层替换牺牲层。结果，存储堆叠层可以包括交错的导体层和电介质层。在一些实施例中，每个导体层包括金属层，例如钨层。应该理解，在其他实施例中，可以通过交替地沉积导体层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成存储堆叠层，而无需栅极替换工艺。在一些实施例中，在存储堆叠层和衬底之间形成包括氧化硅的焊盘氧化物层。
然后，可以在衬底上方形成3D NAND存储串。存储串中的每个穿过存储堆叠层的交错的导体层和电介质层垂直延伸。在一些实施例中，形成3D NAND存储串的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过存储堆叠层进入衬底的沟道孔，然后从衬底在该沟道孔的下部部分中外延生长插塞。在一些实施例中，形成3DNAND存储串的制造工艺还包括随后使用诸如ALD、CVD、PVD、或其任何组合的薄膜沉积工艺，用诸如存储膜(例如，隧穿层、存储层、和阻隔层)和半导体层的多个层来填充沟道孔。在一些实施例中，形成3D NAND存储串的制造工艺还包括通过在3D NAND存储串的上端处蚀刻出凹陷，然后使用诸如ALD、CVD、PVD、或其任何组合的薄膜沉积工艺用半导体材料填充该凹陷，在沟道孔的上部部分中形成另一个插塞。在一些实施例中，代替3D NAND存储单元的阵列，在衬底上形成2D NAND存储单元的阵列。在一些实施例中，2D NAND存储单元包括“浮栅”型的2D NAND存储单元和/或“电荷捕获”型的2D NAND存储单元。
在一些实施例中，在3D NAND存储单元的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的多个互连。互连层可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储串的阵列进行电连接。在一些实施例中，互连层包括多个ILD层和其中的以多种工艺形成的互连。例如，互连层中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。所示的ILD层和互连可以统称为互连层。在一些实施例中，互连层形成在2D NAND存储单元的阵列上方。
下面描述根据一些实施例的形成具有多个逻辑工艺兼容器件的第一晶圆302的示例性工艺。第一晶圆302可以包括逻辑工艺兼容器件和导电连接到该逻辑工艺兼容器件的互连层。逻辑工艺兼容器件可以至少包括处理器、RAM单元的阵列、和外围电路。在一些实施例中，在衬底(例如，硅衬底)上形成多个晶体管。可以通过多种工艺来形成晶体管，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)、以及任何其他适当的工艺。在一些实施例中，通过离子注入和/或热扩散在衬底中形成掺杂区，掺杂区例如作为晶体管的源极区和/或漏极区。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在衬底中形成隔离区(例如，STI)。晶体管可以在衬底上形成器件层。在一些实施例中，器件层包括处理器、RAM单元的阵列、和外围电路。
然后可以在处理器和RAM单元的阵列上方形成互连层。互连层可以包括在一个或多个ILD层中的多个互连。互连层可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与器件层进行电连接。在一些实施例中，互连层包括多个ILD层和其中的以多种工艺形成的互连。例如，互连层中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀、或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻、或任何其他适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。ILD层和互连可以统称为互连层。
返回参考图3A，在形成第一晶圆302之后，可以在第一晶圆302之上形成电介质材料层304，并且可以在电介质材料层304之上形成掩模层306。在一些实施例中，电介质材料层304形成在第一晶圆302的互连层的顶表面上方，例如，形成在第一晶圆302的互连层的顶表面上。电介质材料层304可以包括适当的电介质材料(例如，氧化硅)，并且可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。掩模层306可以包括可以被图案化以形成用于对电介质材料层304进行图案化的蚀刻掩模的任何适当的软材料和/或硬材料。在一些实施例中，掩模层306可以是单层结构或多层结构，并且包括光刻胶层。然后可以使用光刻工艺对掩模层306进行图案化，以形成具有与开口310的位置和尺寸相对应的开口的蚀刻掩模。蚀刻掩模中的开口可以暴露电介质材料层304。可以执行适当的蚀刻工艺(例如，干法蚀刻和/或湿法蚀刻)来去除电介质材料层304的部分，从而形成开口310。在一些实施例中，采用各向同性蚀刻工艺(例如湿法蚀刻)来形成开口310。在一些实施例中，开口310的横向尺寸朝向第一晶圆302逐渐减小。在一些实施例中，开口310可以暴露第一晶圆302中的互连层中的触点和/或VIA。然后可以去除蚀刻掩模。返回参考图3B，可以形成具有暴露第一晶圆302的开口310的图案化的电介质层308。
返回参考图7A，流程图700进行到操作704，其中形成导电层以至少部分地填充开口。图3C示出了对应的结构。
如图7A中所示，在图案化的电介质层308和开口310之上形成导电层312以至少部分地填充开口310。在一些实施例中，导电层312完全填充每个开口310。导电层312可以通过任何适当的沉积方法形成，所述沉积方法例如电镀、CVD、PVD、ALD、或其任何组合。在一些实施例中，导电层312包括铜，并且导电层312的沉积包括电镀。在一些实施例中，填充开口310包括在沉积导电层312之前沉积粘合(胶)层、阻挡层、和/或种子层。
返回参考图7A，流程图700进行到操作706，其中对导电层和图案化的电介质层进行平坦化。图3D示出了对应的结构。
如图3D中所示，可以对导电层312和图案化的电介质层308进行平坦化，以在图案化的电介质层308中形成多个突出接触结构314。突出接触结构314可以与第一晶圆302中的互连层中的暴露的触点和VIA接触，并且导电连接到第一晶圆302中的互连层中的暴露的触点和VIA。平坦化工艺可以包括任何适当的方法，例如化学机械抛光(CMP)、和/或凹陷蚀刻。取决于导电层312的厚度，平坦化工艺可以去除或可以不去除图案化的电介质层308的顶部部分。在平坦化工艺之后，突出接触结构314的顶表面可以与图案化的电介质层308的顶表面共面。
返回参考图7A，流程图700进行到操作708，其中选择性地去除图案化的电介质层的顶部部分，以形成第一电介质层和在第一电介质层中的多个突出接触结构。图3E示出了对应的结构。
如图3E中所示，可以去除图案化的电介质层308的顶部部分以暴露每个突出接触结构314的侧壁，从而形成第一电介质层316。突出接触结构314和第一电介质层316可以形成第一键合层506-1。图案化的电介质层308的被去除的部分的厚度T2可以允许突出接触结构314的足够的部分与相应的凹陷接触结构键合。在一些实施例中，第一电介质层的厚度T1可以是约200nm。在一些实施例中，可以执行选择性蚀刻工艺以去除图案化的电介质层308的顶部部分并保留突出接触结构314。选择性蚀刻工艺对图案化的电介质层308的蚀刻速率可以比对突出接触结构314的蚀刻速率更高。在一些实施例中，选择性蚀刻工艺包括适当的湿法蚀刻。突出接触结构314的顶表面的横向尺寸可以等于D1(即，等于L51)。可以形成具有第一电介质层316和突出接触结构314的第一键合层506-1。
图4A-图4D示出了根据一些实施例的用于形成第二半导体结构504的方法400。图7B示出了方法400的流程图701。
参考图7B，流程图701开始于操作703，其中在第二晶圆上形成图案化的电介质层和在图案化的电介质层中的多个开口。图4A和图4B示出了对应的结构。
如图4B中所示，在第二晶圆402上形成图案化的电介质层408和在图案化的电介质层408中的多个开口410。在一些实施例中，图案化的电介质层408的厚度T02等于或大于200nm。在一些实施例中，开口410(例如，在与图案化的电介质层408的顶表面共面的表面处)的横向尺寸D2在约300nm至约450nm的范围内(例如，300nm、350nm、380nm、400nm、420nm、450nm)。在一些实施例中，D2为约400nm。
第二晶圆402可以是不同于第一晶圆302的晶圆。例如，如果第一晶圆302包括多个逻辑工艺兼容器件，则第二晶圆402可以包括NAND存储单元的阵列，并且反之亦然。应当注意，在各种实施例中，当多于两个的半导体结构被键合在一起时，取决于半导体器件的设计，第二晶圆402也可以与第一晶圆302相同或者可以包括其他部件。第一和第二半导体结构的实际部件和功能不应当被本公开的实施例限制。可以在形成图案化的电介质层408和开口410之前形成第二晶圆402。第二晶圆402的形成的具体实施方式可以被称为第一晶圆302(例如，包括3D NAND存储单元或逻辑工艺兼容器件)的形成，并且在本文中不再重复。
图案化的电介质层408和开口410的形成可以类似于图案化的电介质层308和开口310的形成。如图4A中所示，可以在第二晶圆402之上形成电介质材料层404，并且可以在电介质材料层404之上形成掩模层406。然后可以对掩模层406进行图案化，以用于对电介质材料层404的图案化。掩模层406和电介质层404的材料，以及所执行的形成图案化的电介质层408和开口410的制造工艺可以类似于图3A和图3B中所述的操作，并且在本文中不再重复详细描述。
返回参考图7B，流程图701进行到操作705，其中形成导电层以部分地填充开口。图4C示出了对应的结构。
如图4C中所示，在图案化的电介质层408和开口410之上形成导电层412以部分地填充开口410。导电层412的材料和沉积工艺可以类似于导电层312的材料和沉积工艺，并且在本文中不再重复详细描述。然而，不同于导电层312，导电层412部分地填充每个开口410，使得开口410中的导电层412的顶表面可以在图案化的电介质层408的顶表面下方。
返回参考图7B，流程图701进行到操作707，其中对导电层和图案化的电介质层进行平坦化，以形成第二电介质层和在第二电介质层中的多个凹陷接触结构。图4D示出了对应的结构。
如图4D中所示，可以对导电层412和图案化的电介质层408进行平坦化以在第二电介质层416中形成多个凹陷接触结构414。在一些实施例中，凹陷接触结构414可以部分或完全覆盖相应的开口410的底表面和侧表面。凹陷接触结构414可以与第二晶圆402中的互连层中的暴露的触点和VIA接触，并且导电连接到第二晶圆402中的互连层中的暴露的触点和VIA。平坦化工艺可以包括任何适当的方法，例如CMP和/或凹陷蚀刻。取决于导电层412的厚度，平坦化工艺可以去除或可以不去除图案化的电介质层408的顶部部分。在平坦化工艺之后，凹陷接触结构414的顶表面可以与第二电介质层416的顶表面共面。可以形成具有第二电介质层416和凹陷接触结构414的第二键合层506-2。
如图4D中所示，凹陷接触结构414的深度T3可以是第二电介质层416的顶表面和凹陷接触结构414的底表面之间的距离。横向尺寸D3(例如，等于L54)代表凹陷接触结构414的底表面的横向尺寸(例如，宽度/直径)。在一些实施例中，凹陷接触结构414的深度T3等于或大于突出接触结构314在第一电介质层316上方的部分的厚度T2，并且凹陷接触结构414的横向尺寸D3小于或等于突出接触结构314的横向尺寸D1。
返回参考图6A，流程图600进行到操作606，其中将每个突出接触结构与相应的凹陷接触结构以面对面的方式对准。图5B示出了对应的结构。
如图5B中所示，第一半导体结构502和第二半导体结构504中的一个被翻转，使得每个突出接触结构314与相应的(例如，匹配的)凹陷接触结构414沿着z-方向以面对面的方式对准。例如，第一半导体结构502被翻转以与第二半导体结构504对准。
返回参考图6A，流程图600进行到操作608，其中将第一半导体结构和第二半导体结构键合，使得每个突出接触结构与相应的凹陷接触结构接触。图5C示出了对应的结构。
如图5C中所示，将第一半导体结构502和第二半导体结构504键合在一起，使得第一键合层506-1和第二键合层506-2彼此键合。每个突出接触结构314可以与相应的凹陷接触结构414接触，并且第一电介质层316可以与第二电介质层416接触。在第一键合层506-1和第二键合层506-2之间形成键合界面508。键合的第一键合层506-1和第二键合层506-2可以形成键合结构506。
键合工艺可以包括混合键合，如果必要的话，其中可以使用适当的热压缩。因为突出接触结构314和相应的凹陷接触结构414之间沿着横向方向的接触，所以与常规的平坦表面混合键合相比，键合层506-1和506-2的形状和尺寸可以促进更高的键合强度。在键合工艺期间，突出接触结构314和凹陷接触结构414中的至少一个可以经受变形，从而在突出接触结构314和凹陷接触结构414之间的接触区域(例如，侧表面)中产生热量。例如，因为如前所述的突出接触结构314和相应的凹陷接触结构414的形状和尺寸，所以在键合工艺期间沿着突出接触结构314和相应的凹陷接触结构414的侧表面可以发生摩擦，从而改变了侧表面中的原子布置。由于变形而产生的机械能可以转化为热量，这增加了原子在侧表面之间的扩散。而且，变形可以创造更多的空边界，使吸收了来自摩擦的热能的原子更易于在侧表面之间扩散。扩散因此可以改善突出接触结构314和相应的凹陷接触结构414之间的键合强度。因此，即使在低温下，本公开的混合键合也可以提供改善的键合强度。
图6B示出了根据一些实施例的方法500的另一个流程图601。不同于流程图600中所示的操作，流程图601包括用于形成和键合均具有突出接触结构和凹陷接触结构的半导体结构的操作。所形成的半导体器件可以具有与图1D中所示的键合结构106类似的键合结构。
参考图6B，流程图601开始于操作603，其中形成第一半导体结构，所述第一半导体结构具有第一电介质层以及在第一电介质层中的多个第一突出接触结构和多个第一凹陷接触结构。第一突出接触结构和第一凹陷接触结构可以例如使用单独的制造工艺来单独地形成。在一些实施例中，第一突出接触结构和第一凹陷接触结构中的一些结构可以在同一制造工艺中形成。例如，可以通过同一制造工艺来形成在第一突出接触结构和第一凹陷接触结构中的导电层和图案化的电介质层。形成第一半导体结构的制造工艺可以被称为如图3A-图3E和图4A-图4D中所示的形成突出接触结构314和凹陷接触结构414的制造工艺，并且在本文中不再重复详细描述。
流程图601进行到操作605，其中形成第二半导体结构，所述第二半导体结构具有第二电介质层以及在第二电介质层中的多个第二突出接触结构和多个第二凹陷接触结构。第二半导体结构可以通过与形成第一半导体结构的制造工艺相同的制造工艺来形成，或者可以通过不同的制造工艺来形成。在各种实施例中，操作603和605可以在相同的时间或在不同的时间执行。形成第二半导体结构的制造工艺可以被称为如图3A-图3E和图4A-图4D中所示的形成突出接触结构314和凹陷接触结构414的制造工艺，并且在本文中不再重复详细描述。
流程图601进行到操作607，其中将每个突出接触结构与相应的凹陷接触结构以面对面的方式对准。具体地，每个第一突出接触结构与相应的(例如，匹配的)第二凹陷接触结构对准，并且每个第一凹陷接触结构与相应的(例如，匹配的)第二突出接触结构对准。
流程图601进行到操作609，其中使用混合键合将第一半导体结构与第二半导体结构键合，使得每个第一突出接触结构与相应的第二凹陷接触结构接触，并且每个第一凹陷接触结构与相应的第二突出接触结构接触。
应当注意，虽然在本公开中，采用3D存储器件及其形成工艺作为示例来解释键合结构和用于形成该键合结构的方法，但是所公开的键合结构和用于形成该键合结构的方法可以用在任何适当的器件和/或场景中，其中例如具有改善的键合强度的键合结构用于在两个结构之间形成键合。
在一些实施例中，在形成键合的半导体结构之后，可以将第一半导体结构的衬底(例如，在键合层上方的半导体)减薄，使得减薄的顶部衬底可以用作半导体层，例如，单晶硅层或多晶硅层。可以通过包括但不限于如下工艺的工艺来将衬底减薄：晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他适当的工艺、或其任何组合。焊盘引出互连层形成在半导体层上方。焊盘引出互连层可以包括形成在一个或多个ILD层中的互连，例如焊盘触点。焊盘触点可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物、或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
本公开的实施例提供了用于形成半导体器件的方法。该方法包括以下操作。在第一半导体结构中，形成具有第一电介质层和多个突出接触结构的第一键合层。在第二半导体结构中，形成具有第二电介质层和多个凹陷接触结构的第二键合层。将多个突出接触结构与多个凹陷接触结构键合，使得多个突出触点中的每个与相应的凹陷接触结构接触。
在一些实施例中，多个突出接触结构中的每个与相应的凹陷接触结构接触，使得多个突出接触结构中的每个的顶表面与相应的凹陷接触结构的底表面接触，并且多个突出接触结构中的每个的侧表面与相应的凹陷接触结构的侧表面接触。
在一些实施例中，第一电介质层与第二电介质层接触，并且多个突出接触结构与多个凹陷接触结构的键合包括混合键合工艺。
在一些实施例中，形成第一电介质层和多个突出接触结构包括：在第一晶圆之上形成第一电介质层；以及在第一电介质层中形成多个突出接触结构。多个突出接触结构中的每个的顶表面在第一电介质层的顶表面上方。
在一些实施例中，形成第一电介质层和多个突出接触结构包括：在第一晶圆上形成图案化的电介质层并在图案化的电介质层中形成多个开口；形成导电层以至少部分地填充开口；以及对导电层和图案化的电介质层的顶表面进行平坦化。形成第一电介质层和多个突出接触结构还可以包括选择性地去除平坦化的图案化的电介质层的顶部部分，以形成第一电介质层和多个突出接触结构。
在一些实施例中，形成导电层包括执行电镀、CVD、PVD、或ALD中的至少一种。
在一些实施例中，平坦化的导电层的顶表面与平坦化的图案化的电介质层的顶表面共面，并且对导电层和图案化的电介质层的顶表面进行平坦化包括在导电层和图案化的电介质层的顶表面上执行化学机械抛光或凹陷蚀刻中的至少一种。
在一些实施例中，该方法还包括当去除平坦化的图案化的电介质层的顶部部分时，保留平坦化的导电层。
在一些实施例中，形成第二电介质层和多个凹陷接触结构包括：在第二晶圆之上形成第二电介质层；以及在第二电介质层中形成多个凹陷接触结构。多个凹陷接触结构中的每个的顶表面在第二电介质层的顶表面下方。
在一些实施例中，形成第二电介质层和多个凹陷接触结构包括：在第二晶圆上形成另一图案化的电介质层并在另一图案化的电介质层中形成多个其他开口；形成另一导电层以部分地填充其他开口；以及对另一图案化的电介质层和另一导电层的顶表面进行平坦化。
在一些实施例中，形成另一导电层包括执行电镀、CVD、PVD、或ALD中的至少一种。
在一些实施例中，对另一图案化的电介质层和另一导电层的顶表面进行平坦化包括在另一图案化的电介质层和另一导电层的顶表面上执行化学机械抛光或凹陷蚀刻中的至少一种。
在一些实施例中，部分地填充其他开口包括形成另一导电层以覆盖其他开口中的每个的底表面和侧表面，使得另一导电层的顶表面在另一图案化的电介质层的顶表面下方。
在一些实施例中，其他开口中的每个的顶部横向尺寸大于相应的开口的顶部横向尺寸。
在一些实施例中，突出接触结构中的每个的顶表面的横向尺寸大于或等于相应的凹陷接触结构的底表面的横向尺寸。
在一些实施例中，突出接触结构中的每个的顶表面与第一电介质层的顶表面之间的距离大于或等于第二电介质层的厚度。
在一些实施例中，该方法包括在第一半导体结构和第二半导体结构中的一个中形成导电连接到相应的键合层的多个逻辑工艺兼容器件。该方法还可以包括在第一半导体结构和第二半导体结构中的另一个中形成导电连接到相应的键合层的NAND存储单元的阵列。
在一些实施例中，在第一晶圆中形成NAND存储单元的阵列，并且在第二晶圆中形成多个逻辑工艺兼容器件。
本公开的实施例包括用于形成半导体器件的方法。该方法包括以下操作。在第一半导体结构中，形成具有第一电介质层、多个第一突出接触结构、和多个第一凹陷接触结构的第一键合层。在第二半导体结构中，形成具有第二电介质层、多个第二凹陷接触结构、和多个第二突出接触结构的第二键合层。多个第一突出接触结构与多个第二凹陷接触结构键合，并且多个第一凹陷接触结构与多个第二突出接触结构键合。多个第一突出触点中的每个与相应的第二凹陷接触结构接触，并且多个第一凹陷接触结构中的每个与相应的第二突出接触结构接触。
在一些实施例中，多个第一突出接触结构中的每个与相应的第二凹陷接触结构接触，使得多个第一突出接触结构中的每个的顶表面与相应的第二凹陷接触结构的底表面接触；并且多个第一突出接触结构中的每个的侧表面与相应的第二凹陷接触结构的侧表面接触。
在一些实施例中，多个第一凹陷接触结构中的每个与相应的第二突出接触结构接触，使得多个第二突出接触结构中的每个的顶表面与相应的第一凹陷接触结构的底表面接触；并且多个第二突出接触结构中的每个的侧表面与相应的第一凹陷接触结构的侧表面接触。
在一些实施例中，第一电介质层与第二电介质层接触；并且多个第一突出接触结构与多个第二凹陷接触结构的键合以及多个第一凹陷接触结构与多个第二突出接触结构的键合包括混合键合工艺。
在一些实施例中，形成第一电介质层、多个第一突出接触结构和多个第一凹陷接触结构包括在第一晶圆之上形成第一电介质层，以及在第一电介质层中形成多个第一突出接触结构和多个第一凹陷接触结构。
在一些实施例中，多个第一突出接触结构中的每个的顶表面在第一电介质层的顶表面上方，并且多个第一凹陷接触结构中的每个的顶表面在第一电介质层的顶表面下方。
在一些实施例中，形成第二电介质层、多个第二凹陷接触结构、和多个第二突出接触结构包括在第一晶圆之上形成第二电介质层，以及在第二电介质层中形成多个第二凹陷接触结构和多个第二突出接触结构。
在一些实施例中，多个第二凹陷接触结构中的每个的顶表面在第二电介质层的顶表面下方，并且多个第二突出接触结构中的每个的顶表面在第二电介质层的顶表面上方。
本公开的实施例提供了具有第一半导体结构和第二半导体结构的半导体器件。第一半导体结构包括具有第一电介质层和接触结构的在第一电介质层中的第一部分的第一键合层。第二半导体结构包括具有第二电介质层和接触结构的在第二电介质层中的第二部分的第二键合层。半导体器件还包括在第一半导体结构和第二半导体结构之间的键合界面。接触结构的第一部分和第二部分彼此接触。键合界面的第一部分在接触结构外部、并且在第一和第二电介质层之间延伸。键合界面的第二部分在接触结构内部延伸，并且与键合界面的第一部分不共面。
在一些实施例中，键合界面的第二部分在接触结构的第一部分或第二部分中的至少一个中延伸。
在一些实施例中，接触结构的顶表面的横向尺寸不同于接触结构的底表面的横向尺寸。
在一些实施例中，接触结构的顶表面和底表面的横向尺寸中的一个在约200nm至约350nm的范围内。在一些实施例中，接触结构的顶表面和底表面的横向尺寸中的另一个在约300nm至约450nm的范围内。
在一些实施例中，第一电介质层和第二电介质层均具有在约150nm至约300nm范围内的厚度。
在一些实施例中，接触结构包括铜、钨、铝、钴、多晶硅、或硅化物中的至少一种。
在一些实施例中，接触结构包括铜。
在一些实施例中，第一半导体结构包括导电连接到接触结构的多个逻辑工艺兼容器件，并且第二半导体结构包括导电连接到接触结构的NAND存储单元的阵列。
对特定实施例的前述描述将因此揭示本公开的一般性质，使得其他人在不脱离本公开的一般概念的情况下，可以通过应用本领域的技术内的知识而容易地修改和/或适应于诸如特定实施例的各种应用，而无需过度实验。因此，基于本文提出的教导和指导，这样的改编和修改旨在在所公开的实施例的等同形式的含义和范围内。应当理解，本文中的措词或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由技术人员根据教导和指导来解释。
上面已经借助示出特定功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了便于描述，本文已经任意定义了这些功能构建块的边界。只要恰当地执行特定功能及其关系，就可以定义替代性的边界。
发明内容部分和摘要部分可以阐述由(一个或多个)发明人所设想的本公开的一个或多个但不是全部的示例性实施例，并且因此，不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应当由任何上述示例性实施例限制，而应当仅根据所附权利要求及其等同物来限定。

Claims (34)

1.一种形成半导体器件的方法，包括：
在第一半导体结构中形成包括第一电介质层和多个突出接触结构的第一键合层；
在第二半导体结构中形成包括第二电介质层和多个凹陷接触结构的第二键合层；以及
将所述多个突出接触结构与所述多个凹陷接触结构键合，使得所述多个突出触点中的每个与相应的凹陷接触结构接触。
2.根据权利要求1所述的方法，其中，所述多个突出接触结构中的每个与所述相应的凹陷接触结构接触，使得：
所述多个突出接触结构中的每个的顶表面与所述相应的凹陷接触结构的底表面接触；并且
所述多个突出接触结构中的每个的侧表面与所述相应的凹陷接触结构的侧表面接触。
3.根据权利要求1或2所述的方法，其中，
所述第一电介质层与所述第二电介质层接触；并且
所述多个突出接触结构与所述多个凹陷接触结构的键合包括混合键合工艺。
4.根据权利要求1-3中任一项所述的方法，其中，形成所述第一电介质层和所述多个突出接触结构包括：
在第一晶圆之上形成所述第一电介质层；以及
在所述第一电介质层中形成所述多个突出接触结构，其中，所述多个突出接触结构中的每个的顶表面在所述第一电介质层的顶表面上方。
5.根据权利要求4所述的方法，其中，形成所述第一电介质层和所述多个突出接触结构包括：
在所述第一晶圆上形成图案化的电介质层并在所述图案化的电介质层中形成多个开口；
形成导电层以至少部分地填充所述开口；
对所述导电层和所述图案化的电介质层的顶表面进行平坦化；以及
选择性地去除平坦化的图案化的电介质层的顶部部分，以形成所述第一电介质层和所述多个突出接触结构。
6.根据权利要求5所述的方法，其中，形成所述导电层包括执行电镀、化学气相沉积(CVD)、物理气相沉积(PVD)、或原子层沉积(ALD)中的至少一种。
7.根据权利要求5或6所述的方法，其中，所述平坦化的导电层的顶表面与所述平坦化的图案化的电介质层的顶表面共面，并且对所述导电层和所述图案化的电介质层的所述顶表面进行平坦化包括：
在所述导电层和所述图案化的电介质层的所述顶表面上执行化学机械抛光或凹陷蚀刻中的至少一种。
8.根据权利要求5-7中任一项所述的方法，还包括：当去除所述平坦化的图案化的电介质层的所述顶部部分时，保留平坦化的导电层。
9.根据权利要求1-8中任一项所述的方法，其中，形成所述第二电介质层和所述多个凹陷接触结构包括：
在第二晶圆之上形成所述第二电介质层；以及
在所述第二电介质层中形成所述多个凹陷接触结构，其中，所述多个凹陷接触结构中的每个的顶表面在所述第二电介质层的顶表面下方。
10.根据权利要求9所述的方法，其中，形成所述第二电介质层和所述多个凹陷接触结构包括：
在所述第二晶圆上形成另一图案化的电介质层并在所述另一图案化的电介质层中形成多个其他开口；
形成另一导电层以部分地填充所述其他开口；以及
对所述另一导电层和所述另一图案化的电介质层的顶表面进行平坦化。
11.根据权利要求10所述的方法，其中，形成所述另一导电层包括执行电镀、CVD、PVD、或ALD中的至少一种。
12.根据权利要求10或11所述的方法，其中，对所述另一导电层和所述另一图案化的电介质层的顶表面进行平坦化包括在所述另一导电层和所述另一图案化的电介质层的所述顶表面上执行化学机械抛光或凹陷蚀刻中的至少一种。
13.根据权利要求10-12中任一项所述的方法，其中，部分地填充所述其他开口包括：形成所述另一导电层以覆盖所述其他开口中的每个的底表面和侧表面，使得所述另一导电层的顶表面在所述另一图案化的电介质层的顶表面下方。
14.根据权利要求10所述的方法，其中，所述其他开口中的每个的顶部横向尺寸大于相应的开口的顶部横向尺寸。
15.根据权利要求14所述的方法，其中，所述突出接触结构中的每个的所述顶表面的横向尺寸大于或等于所述相应的凹陷接触结构的所述底表面的横向尺寸。
16.根据权利要求1-15中任一项所述的方法，其中，所述突出接触结构中的每个的所述顶表面与所述第一电介质层的顶表面之间的距离大于或等于所述第二电介质层的厚度。
17.根据权利要求1-16中任一项所述的方法，包括：
在所述第一半导体结构和所述第二半导体结构中的一个中，形成导电连接到相应的键合层的多个逻辑工艺兼容器件；以及
在所述第一半导体结构和所述第二半导体结构中的另一个中，形成导电连接到所述相应的键合层的NAND存储单元的阵列。
18.根据权利要求17所述的方法，其中，在所述第一晶圆中形成所述NAND存储单元的阵列，并且在所述第二晶圆中形成所述多个逻辑工艺兼容器件。
19.一种形成半导体器件的方法，包括：
在第一半导体结构中形成第一键合层，所述第一键合层包括第一电介质层、多个第一突出接触结构、和多个第一凹陷接触结构；
在第二半导体结构中形成第二键合层，所述第二键合层包括第二电介质层、多个第二凹陷接触结构、和多个第二突出接触结构；以及
将所述多个第一突出接触结构与所述多个第二凹陷接触结构键合(i)，以及将所述多个第一凹陷接触结构与所述多个第二突出接触结构键合(ii)，使得所述多个第一突出触点中的每个与相应的第二凹陷接触结构接触，并且所述多个第一凹陷接触结构中的每个与相应的第二突出接触结构接触。
20.根据权利要求19所述的方法，其中，所述多个第一突出接触结构中的每个与所述相应的第二凹陷接触结构接触，使得：
所述多个第一突出接触结构中的每个的顶表面与所述相应的第二凹陷接触结构的底表面接触；并且
所述多个第一突出接触结构中的每个的侧表面与所述相应的第二凹陷接触结构的侧表面接触。
21.根据权利要求19所述的方法，其中，所述多个第一凹陷接触结构中的每个与所述相应的第二突出接触结构接触，使得：
所述多个第二突出接触结构中的每个的顶表面与所述相应的第一凹陷接触结构的底表面接触；并且
所述多个第二突出接触结构中的每个的侧表面与所述相应的第一凹陷接触结构的侧表面接触。
22.根据权利要求19-21中任一项所述的方法，其中，
所述第一电介质层与所述第二电介质层接触；并且
所述多个第一突出接触结构与所述多个第二凹陷接触结构的键合以及所述多个第一凹陷接触结构与所述多个第二突出接触结构的键合包括混合键合工艺。
23.根据权利要求19-22中任一项所述的方法，其中，形成所述第一电介质层、所述多个第一突出接触结构、和所述多个第一凹陷接触结构包括：
在第一晶圆之上形成所述第一电介质层；以及
在所述第一电介质层中形成所述多个第一突出接触结构和所述多个第一凹陷接触结构。
24.根据权利要求23所述的方法，其中：
所述多个第一突出接触结构中的每个的顶表面在所述第一电介质层的顶表面上方，并且
所述多个第一凹陷接触结构中的每个的顶表面在所述第一电介质层的顶表面下方。
25.根据权利要求19-24中任一项所述的方法，其中，形成所述第二电介质层、所述多个第二凹陷接触结构、和所述多个第二突出接触结构包括：
在第一晶圆之上形成所述第二电介质层；以及
在所述第二电介质层中形成所述多个第二凹陷接触结构和所述多个第二突出接触结构。
26.根据权利要求25所述的方法，其中：
所述多个第二凹陷接触结构中的每个的顶表面在所述第二电介质层的顶表面下方，并且
所述多个第二突出接触结构中的每个的顶表面在所述第二电介质层的顶表面上方。
27.一种半导体器件，包括：
包括第一键合层的第一半导体结构，所述第一键合层包括第一电介质层和接触结构的在所述第一电介质层中的第一部分；
包括第二键合层的第二半导体结构，所述第二键合层包括第二电介质层和所述接触结构的在所述第二电介质层中的第二部分；以及
在所述第一半导体结构和所述第二半导体结构之间的键合界面，其中，
所述接触结构的所述第一部分和所述第二部分彼此接触，
所述键合界面的第一部分在所述接触结构外部、并且在所述第一电介质层和所述第二电介质层之间延伸；并且
所述键合界面的第二部分在所述接触结构内部延伸，并且与所述键合界面的所述第一部分不共面。
28.根据权利要求27所述的半导体器件，其中，所述键合界面的所述第二部分在所述接触结构的所述第一部分或所述第二部分中的至少一个中延伸。
29.根据权利要求27或28所述的半导体器件，其中，所述接触结构的顶表面的横向尺寸不同于所述接触结构的底表面的横向尺寸。
30.根据权利要求29所述的半导体器件，其中，
所述接触结构的所述顶表面和所述底表面的横向尺寸中的一个在约200nm至约350nm的范围内；并且
所述接触结构的所述顶表面和所述底表面的横向尺寸中的另一个在约300nm至约450nm的范围内。
31.根据权利要求27-30中任一项所述的半导体器件，其中，所述第一电介质层和所述第二电介质层均具有在约150nm至约300nm的范围内的厚度。
32.根据权利要求27-31中任一项所述的半导体器件，其中，所述接触结构包括铜、钨、铝、钴、多晶硅、或硅化物中的至少一种。
33.根据权利要求32所述的半导体器件，其中，所述接触结构包括铜。
34.根据权利要求27-33中任一项所述的半导体器件，其中，
所述第一半导体结构包括导电连接到所述接触结构的多个逻辑工艺兼容器件；并且
所述第二半导体结构包括导电连接到所述接触结构的NAND存储单元的阵列。
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