CN111930572A - 一种在环双备份系统 - Google Patents
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Abstract
一种在环双备份系统，采用两个外围器件控制器和两个外围器件结构；两个所述外围器件控制器工作在双核锁步模式；所述外围器件分别受控于不同的所述外围器件控制器；所述外围器件中的一个，将写入的数据按比特位取反。本发明的在环双备份系统，双备份的外围器件无缝地接入了双核锁步的外围器件控制器的环路，外围器件访问的故障诊断率得以极大的提升，于此同时由于外围器件存储数据的异构性，极大的降低了共因失效的风险。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种在环双备份系统。
背景技术
在高安全等级的车载电子系统应用场景中，其核心处理器的程序以及数据往往都存放在处理器内部，少有在核心处理器外扩展外部存储器的方案。其原因主要是缺乏安全有效的核心处理器外扩存储器方案。
伴随着车载电子系统的功能的日益复杂，其核心处理器对于程序以及数据存储空间的要求越来越大。在此趋势下，处理器内部的存储空间变得越来越紧张。在内部存储空间不足的情况下就需要使用外部存储器。能否找到一种安全的外围存储器扩展的方案就成为了解决这一问题的关键。
在高安全等级的应用场景中，为了提高核心处理器程序以及数据存储区的故障诊断率诊断覆盖率，通常采用如下技术方案：
1、只使用处理器内部的程序以及数据存储器，如程序存放在处理器内部的Flash中，数据存放于处理器内部的SRAM中。通过处理器内部的安全机制实时检测存储器的永久以及随机性失效。通过不断的加大处理器内部的Flash以及SRAM来满足日益复杂的应用场景，由于通过加大核心储器内部的存储空间，极大的提高了核心处理的成本。
2、与第一种形态类似，通过加大处理器内部的随机存储器SRAM同时满足程序以及数据区扩展的需求。在这种形态下面，程序区通过外围存储器扩展，在处理器执行程序之前，需要将外扩程序拷贝到处理器内部的SRAM中，经过签名验证拷贝程序的正确性后执行。图1为传统核心处理器与外围器件组成的备份系统结构示意图，如图1所示，芯片内部的核心处理器通过系统总线向外围器件控制器发送对于外围器件的操作命令；外围器件控制器解析核心处理器的指令，而后将核心处理器的指令转化为对于外围器件的控制信号；外围器件（如动态随机存储器DRAM，非易失性存储器Flash）按照控制信号的指令执行相应的操作，并将结果经同步器同步后返回外围器件控制器。采用上述形态，验证外部存储器内容以及内容复制过程正确性的复杂度很高，降低了核心处理器的性能。
发明内容
为了解决现有技术的缺陷，本发明的目的在于提供一种在环双备份系统，采用双外围器件控制器和双外围器件的电路结构，既降低核心处理的成本，有具有高性能、安全的外扩存储器。
为了实现上述目的，本发明提供的在环双备份系统，采用两个外围器件控制器和两个外围器件结构；
两个所述外围器件控制器工作在双核锁步模式；
所述外围器件分别受控于不同的所述外围器件控制器；
所述外围器件中的一个，将写入的数据按比特位取反。
进一步地，所述系统，还包括，两个同步器，以及响应检测器，其中，
两个所述外围器件控制器，分别将控制信号发送给两个所述外围器件；并分别接收所述响应检测器发送的外围器件的响应结果；
两个所述同步器，分别接收两个所述外围器件的响应结果，经同步后发送给所述响应检测器；
所述响应检测器，其将接收的两个所述同步器的响应结果进行一致性比较，相同则将响应结果分别发送给所述外围器件控制器。
进一步地，所述响应检测器，在预定时间内比较两个所述外围器件的响应结果的一致性，如果相同则将响应结果分别发送给所述外围器件控制器；如果出现差异，则发出警告。
进一步地，两个所述同步器中的一个，将其对应的所述外围器件读取的数据按比特位取反。
进一步地，还包括分发器，所述分发器，将所述响应检测器输出的响应结果分发给双外围器件控制器。
进一步地，还包括第三比较器，所述第三比较器，其对所述外围器件控制器输出的控制信号进行比较，不相等时发出警告。
进一步地，所述第三比较器，其对所述外围器件控制器输入的响应结果进行比较，不相等时发出警告。
进一步地，还包括第二比较器，所述第二比较器，其对两个所述外围器件控制器内部的关键信号进行比较，不相等时发出警告。
进一步地，还包括第一比较器，所述第一比较器，复制系统总线命令、将命令按照双核锁步的要求发送给所述双外围器件控制器。
更进一步地，所述第一比较器，比较所述外围器件控制器的响应，不相等的时候发出警告。
本发明提供的在环双备份系统，双备份的外围器件无缝地接入了双核锁步的外围器件控制器的环路，外围器件访问的故障诊断率得以极大的提升，于此同时由于外围器件存储数据的异构性，极大的降低了共因失效的风险。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为传统核心处理器与外围器件组成的备份系统结构示意图；
图2为根据本发明的实施例1在环双备份系统结构示意图；
图3为根据本发明的实施例2在环双备份系统结构示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明的在环双备份系统，采用外围器件双控制器以及双外围器件的结构， 双外围器件控制器工作在双核锁步（dual core lockstep）的模式， 双外围器件分别受控于不同的外围器件控制器；为了降低共因失效的风险，第二外围器件将写入的数据按比特位取反。
本发明实施例中，所述的核心处理器，包括但不限于：SoC (System on Chip 系统级芯片)、MCU（Microcontroller Unit 微控制单元）等微处理控制芯片。
实施例1
图2为根据本发明的实施例1在环双备份系统结构示意图，如图2所示，本发明的在环双备份系统，包括，第一外围器件控制器101、第二外围器件控制器102、第一同步器103、第二同步器104、第一外围器件105、第二外围器件106，以及响应检测器111，其中，
第一外围器件控制器101，其接收来自系统总线的对第一外围器件105的操作命令，并将操作命令解析为控制信号发送给第一外围器件105；从响应检测器111接收第一外围器件105的按照控制信号的指令执行的响应结果。
第二外围器件控制器102，其将接收的来自系统总线的对第一外围器件105的操作命令延时后转化为对第二外围器件106的操作命令，并将操作命令解析为控制信号发送给第二外围器件106；从响应检测器111接收第二外围器件106的按照控制信号的指令执行的响应结果。
第一同步器103，其将第一外围器件105的响应结果同步到响应检测器111。
第二同步器104，其将第二外围器件106的响应结果同步到响应检测器111，同时，将第二外围器件106读取的数据按比特位取反，降低共因失效的风险。
响应检测器111，其在预先设置的时间窗口内，对来自第一外围器件105的响应结果和来自第二外围器件106的响应结果进行一致性比较，如果在该事件窗口内出现了差异则发出警告；如果一致，则将响应结果分别发送给第一外围器件控制器101、第二外围器件控制器102。
由于外围器件的差异，第一外围器件105和第二外围器件106两个器件从接收控制信号到做出响应的时间可能会不尽相同，本发明的实施例中，采用响应检测器111对两个器件的响应结果进行一致性比较，实现了对外扩存储器故障诊断。
第一外围器件105，其在第一外围器件控制器101的控制下，对数据进行写入和读取。
第二外围器件106，其在第二外围器件控制器102的控制下，对数据进行写入和读取，在数据写入过程中，对写入的数据按比特位取反，极大地降低了共因失效的风险。
实施例2
图3为根据本发明的实施例2在环双备份系统结构示意图，如图3所示，本发明的在环双备份系统，包括，第一外围器件控制器101、第二外围器件控制器102、第一同步器103、第二同步器104、第一外围器件105、第二外围器件106、第一比较器107、第二比较器108、第三比较器109、分发器110，以及响应检测器111，其中，
第一外围器件控制器101，其接收来自系统总线的对第一外围器件105的操作命令，并将操作命令解析为控制信号发送给第一外围器件105和第三比较器109；从分发器110接收第一外围器件105的按照控制信号的指令执行的响应结果。
第二外围器件控制器102，其接收来自系统总线的对第二外围器件106的操作命令，并将操作命令解析为控制信号发送给第二外围器件106和第三比较器109；从分发器110接收第二外围器件106的按照控制信号的指令执行的响应结果。
第一比较器107，其复制来自系统总线的操作命令，并将操作命令按照双核锁步的要求分别发送给第一外围器件控制器101和第二外围器件控制器102；对来自第一外围器件控制器101和第二外围器件控制器102的响应结果进行比较，不相等的时候发出警告。
第二比较器108，其对来自第一外围器件控制器101和第二外围器件控制器102内部的关键信号进行比较，不相等时发出警告。
本发明实施例中，由于设计出来的电路的差异，可能会引起控制器内部的一些关键信号不相同，因此需要对第一外围器件控制器101和第二外围器件控制器102内部的关键信号进行比较。
第三比较器109，其对第一外围器件控制器101和第二外围器件控制器102输出的控制信号进行比较，不相等时发出警告；对第一外围器件控制器101输入的来自分发器110的响应结果和第二外围器件控制器102输入的来自分发器110的响应结果进行比较，不相等时发出警告。
第一同步器103，其将第一外围器件105的响应结果同步到响应检测器111。
第二同步器104，其将第二外围器件106的响应结果同步到响应检测器111，同时，将第二外围器件106读取的数据按比特位取反，降低共因失效的风险。
响应检测器111，其在预先设置的时间窗口内，对来自第一外围器件105的响应结果和来自第二外围器件106的响应结果进行一致性比较，如果在该事件窗口内出现了差异则发出警告；如果一致，则将响应结果发送给分发器110。
由于外围器件的差异，第一外围器件105和第二外围器件106两个器件从接收控制信号到做出响应的时间可能会不尽相同，本发明的实施例中，采用响应检测器111对两个器件的响应结果进行一致性比较，实现了对外扩存储器故障诊断。
分发器110，其接收来自响应检测器111发送的响应结果，并分发到第一外围器件控制器101、第二外围器件控制器102和第三比较器109。
第一外围器件105，其在第一外围器件控制器101的控制下，对数据进行写入和读取。
第二外围器件106，其在第二外围器件控制器102的控制下，对数据进行写入和读取，在数据写入过程中，对写入的数据按比特位取反，极大地降低了共因失效的风险。
本发明实施例中，第一外围器件控制器101、第二外围器件控制器102、第一同步器103、第二同步器104、第一比较器107、第二比较器108、第三比较器109、分发器110，以及响应检测器111，设置在核心处理器芯片中。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种在环双备份系统，其特征在于，所述系统，采用两个外围器件控制器和两个外围器件结构；
两个所述外围器件控制器工作在双核锁步模式；
所述外围器件分别受控于不同的所述外围器件控制器；
所述外围器件中的一个，将写入的数据按比特位取反。
2.根据权利要求1所述的在环双备份系统，其特征在于，所述系统，还包括，两个同步器，以及响应检测器，其中，
两个所述外围器件控制器，分别将控制信号发送给两个所述外围器件；并分别接收所述响应检测器发送的外围器件的响应结果；
两个所述同步器，分别接收两个所述外围器件的响应结果，经同步后发送给所述响应检测器；
所述响应检测器，其将接收的两个所述同步器的响应结果进行一致性比较，相同则将响应结果分别发送给所述外围器件控制器。
3.根据权利要求2所述的在环双备份系统，其特征在于，所述响应检测器，在预定时间内比较两个所述外围器件的响应结果的一致性，如果相同则将响应结果分别发送给所述外围器件控制器；如果出现差异，则发出警告。
4.根据权利要求2所述的在环双备份系统，其特征在于，两个所述同步器中的一个，将其对应的所述外围器件读取的数据按比特位取反。
5.根据权利要求2所述的在环双备份系统，其特征在于，还包括分发器，所述分发器，将所述响应检测器输出的响应结果分发给双外围器件控制器。
6.根据权利要求5所述的在环双备份系统，其特征在于，还包括第三比较器，所述第三比较器，其对所述外围器件控制器输出的控制信号进行比较，不相等时发出警告。
7.根据权利要求6所述的在环双备份系统，其特征在于，所述第三比较器，其对所述外围器件控制器输入的响应结果进行比较，不相等时发出警告。
8.根据权利要求7所述的在环双备份系统，其特征在于，还包括第二比较器，所述第二比较器，其对两个所述外围器件控制器内部的关键信号进行比较，不相等时发出警告。
9.根据权利要求8所述的在环双备份系统，其特征在于，还包括第一比较器，所述第一比较器，复制系统总线命令、将命令按照双核锁步的要求发送给所述双外围器件控制器。
10.根据权利要求9所述的在环双备份系统，其特征在于，
所述第一比较器，比较所述外围器件控制器的响应，不相等的时候发出警告，
所述第二外围器件控制器，其将接收的来自系统总线的对所述第一外围器件的操作命令延时后转化为对所述第二外围器件的操作命令，并将操作命令解析为控制信号发送给所述第二外围器件；从所述响应检测器接收所述第二外围器件的按照控制信号的指令执行的响应结果。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113253796A (zh) * | 2021-07-01 | 2021-08-13 | 北京智芯微电子科技有限公司 | 异步输入信号的同步方法及装置、中央处理器、芯片 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101107595A (zh) * | 2005-01-19 | 2008-01-16 | 丰田自动车株式会社 | 故障诊断数据记录系统与方法 |
| CN104731677A (zh) * | 2013-12-24 | 2015-06-24 | 中国科学院沈阳自动化研究所 | 安全仪表变送器外部sram高可靠性存储与诊断方法 |
| CN104808572A (zh) * | 2015-03-13 | 2015-07-29 | 沈阳中科博微自动化技术有限公司 | 基于功能安全的高完整性plc控制器 |
| CN106815101A (zh) * | 2015-11-27 | 2017-06-09 | 中国科学院沈阳自动化研究所 | 嵌入式系统外部易失性存储器高可靠性存储与诊断方法 |
-
2020
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101107595A (zh) * | 2005-01-19 | 2008-01-16 | 丰田自动车株式会社 | 故障诊断数据记录系统与方法 |
| CN104731677A (zh) * | 2013-12-24 | 2015-06-24 | 中国科学院沈阳自动化研究所 | 安全仪表变送器外部sram高可靠性存储与诊断方法 |
| CN104808572A (zh) * | 2015-03-13 | 2015-07-29 | 沈阳中科博微自动化技术有限公司 | 基于功能安全的高完整性plc控制器 |
| CN106815101A (zh) * | 2015-11-27 | 2017-06-09 | 中国科学院沈阳自动化研究所 | 嵌入式系统外部易失性存储器高可靠性存储与诊断方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113253796A (zh) * | 2021-07-01 | 2021-08-13 | 北京智芯微电子科技有限公司 | 异步输入信号的同步方法及装置、中央处理器、芯片 |
| CN113253796B (zh) * | 2021-07-01 | 2021-10-08 | 北京智芯微电子科技有限公司 | 异步输入信号的同步方法及装置、中央处理器、芯片 |
Also Published As
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