CN111916360A - 一种扇出型封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 71
- 229910052751 metal Inorganic materials 0.000 claims abstract description 55
- 239000002184 metal Substances 0.000 claims abstract description 55
- 239000004033 plastic Substances 0.000 claims abstract description 51
- 238000000227 grinding Methods 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 238000001465 metallisation Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 238000000465 moulding Methods 0.000 claims description 15
- 239000000853 adhesive Substances 0.000 claims description 9
- 230000001070 adhesive effect Effects 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 238000009713 electroplating Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 239000012780 transparent material Substances 0.000 claims description 4
- 239000004593 Epoxy Substances 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 238000000748 compression moulding Methods 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 239000002952 polymeric resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229920003002 synthetic resin Polymers 0.000 claims description 3
- 229920001187 thermosetting polymer Polymers 0.000 claims description 3
- 238000001721 transfer moulding Methods 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 93
- 239000004065 semiconductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000005022 packaging material Substances 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0231—Manufacturing methods of the redistribution layers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Dispersion Chemistry (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提供一种扇出型封装方法，所述封装方法包括：1)提供一带有对位标记的待封芯片；2)于待封芯片上表面沉积金属连接柱；3)将透明柱覆盖于对位标记之上；4)于待封芯片的上表面形成塑封层；5)研磨塑封层；6)于塑封层上表面形成电介质层，并在电介质层之上形成重新布线层，重新布线层与金属连接柱电性连接。通过引入可以保护对位标记不被污染的透明柱，能够在塑封后，不用其他额外工艺，就可以直接暴露出对位标记，对于后续制程提供精确的定位。
Description
技术领域
本发明涉及半导体技术封装领域，尤其涉及一种扇出型封装方法。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减少最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括:晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，该技术通过再布线层将单个芯片的I/O进行扇出，增大单个的封装面积，从而提供I/O数。相对于传统的单个IC芯片的塑封方式，扇出型封装技术可以得到更小的封装尺寸，更好的电学热学性能和更高的封装密度。
目前，最常见的扇出型晶圆级封装方法为：提供待封芯片，将待封芯片在待封芯片黏合与载体上，采用电镀工艺或打线工艺于待封芯片上形成金属连接柱柱；采用注塑工艺将芯片塑封于塑封材料层中，通过光刻、电镀出重新布线层(Redistribution Layers，RDL)；去除载体和粘合层；在重新布线层上光刻、电镀形成凸块下金属层(UBM)；在UBM上进行植球回流，形成焊球凸块。然而，上述制备过程中，注塑工艺中的塑封料会污染待封芯片的对位标记，影响后续再布线层的精度。
因此，在半导体芯片封装中，如何在塑封工艺后进行准确对位是本领域技术人员亟待解决的一个问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提出一种扇出型封装方法，通过加入一透明柱，使其在塑封工艺之前遮挡住对位标记，便于在研磨工艺之后，不用其他额外的工艺制程就可以直接暴露处对位点。
为实现上述目的及其他相关目的，本发明提供一种扇出的封装方法，所述方法至少包括以下步骤：
1)提供一待封芯片，所述待封芯片至少包括金属化层以及设于金属化层之上的对位标记；
2)于所述待封芯片上表面沉积金属连接柱，所述金属连接柱与所述金属化层电性连接；
3)固定透明柱；所述透明柱覆盖于对位标记之上，所述透明柱的材料为透明材料或半透明材料；
4)于所述待封芯片的上表面形成塑封层，所述塑封层完全包覆所述金属连接柱及透明柱；
5)研磨；研磨所述塑封层直至暴露出金属连接柱的上表面及透明柱；
6)于所述塑封层上表面形成电介质层，所述电介质层暴露出所述金属连接柱上表面，并在所述电介质层之上形成重新布线层，所述重新布线层与所述金属连接柱电性连接。
可选地，所述透明柱的材料包括玻璃、高分子树脂。
可选地，所述透明柱的横截面形状包括圆形、三角形、方形或六边形。
可选地，所述透明柱与所述金属化层的接触面的面积大于对位标记的面积。
可选地，所述步骤3)中，固定透明柱的方式包括贴装。
可选地，所述贴装的步骤至少包括：
3-1)在所述透明柱与金属化层的接触面涂覆粘结剂；
3-2)将涂有粘结剂的一面覆盖于所述对位标记之上并与所述金属化层粘结固定。
可选地，所述金属化层包括介质层和形成于介质层中的金属互连结构，所述金属互连结构的材料包括铜、铝及钛中的任意一种。
可选地，所述金属连接柱的制备方法包括打线工艺、电镀工艺。
可选地，所述塑封层的材料包括环氧基树脂、液体型热固环氧树脂及塑性化合物中的一种。
可选地，所述塑封层的制备方法包括压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺。
可选地，所述研磨包括化学机械抛光。
可选地，所述步骤6)至少包括以下步骤：
6-1)于所述塑封层的上表面形成电介质层，所述电介质层覆盖所述透明柱并覆盖所述塑封层；
6-2)通过光刻刻蚀工艺，暴露出所述金属连接柱的上表面；
6-3)于所述电介质层的上表面形成重新布线层，所述重新布线层与金属连接柱电性连接。
可选地，所述重新布线层的材料包括铜、铝、金、镍、钛中的任意一种。
如上所述，本发明在半导体芯片封装中，通过引入位于对位标记之上的透明柱，能够保护对位标记不被塑封料挡住，在后续制程中，不通过其他工艺手段使对位标记显露出来，为后续的曝光、光刻工序提供清晰可见的对位标记，消除对位失败的问题。
附图说明
图1显示为一带有半密封腔的塑封结构图。
图2显示为扇出型封装方法的流程图。
图3显示为实施例一中一带有对位标记的待封芯片的示意图。
图4显示为实施例一中沉积金属连接柱的示意图。
图5显示为实施例一中贴装透明柱的示意图。
图6显示为实施例一中塑封后的示意图。
图7显示为实施例一中研磨后的示意图。
图8显示为实施例一中沉积电介质层并形成重新布线层的示意图。
元件标号说明
11’ 待封芯片
111’ 金属化层
1111’ 介质层
1112’ 金属互连结构
112’ 对位标记
12’ 金属连接柱
13’ 半封闭空腔
14’ 塑封层
11 待封芯片
111 金属化层
1111 介质层
1112 金属互连结构
112 对位标记
12 金属连接柱
13 透明柱
14 塑封层
15 电介质层
16 重新布线层
具体实施方式
在扇出型封装结构的制备中，有一种方法是通过在塑封工艺之前，使用半密封空腔13’覆盖对位标记112’，从而保护对位标记不被塑封料污染，塑封后的结构如图1所示。通过后续的研磨过程，可以把对位标记暴露出来，从而解决扇出型封装结构对位的问题。但是，由于在研磨塑封层14’的过程中，研磨的颗粒会掉入空腔13’内，造成对对位标记112’的污染，使得暴露出的对位标记模糊不清，起不到提供对位的作用。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图2～8所示，本实施例提供一种扇出型封装方法。
请参阅图2，所述扇出型封装方法包括如下步骤：
1)提供一待封芯片，所述待封芯片包括至少包括金属化层以及设于金属化层之上的对位标记；
2)于所述待封芯片上表面沉积金属连接柱，所述金属连接柱与所述金属化层电性连接；
3)固定透明柱；所述透明柱覆盖于对位标记之上，所述透明柱的材料为透明材料或半透明材料；
4)于所述待封芯片的上表面形成塑封层，所述塑封层完全包覆所述金属连接柱及透明柱；
5)研磨，研磨所述塑封层直至暴露出金属连接柱的上表面及透明柱；
6)于所述塑封层上表面形成电介质层，所述电介质层暴露出所述金属连接柱上表面，并在所述电介质层之上形成重新布线层，，所述重新布线层与所述金属连接柱电性连接。
下面结合附图进一步详细说明本实施例的技术方案。
如图3所示，进行步骤1)，提供一带有对位标记的待封芯片11，其中，待封芯片11包括：金属化层111，其中，金属化层111包括介质层1111和位于介质层中的金属互连结构1112；对位标记112位于待测芯片上。
可选地，金属互连结构的材料包括铜、铝及钛中的任意一种。金属互连结构上表面与介质层上表面平齐或高于介质层上表面。
如图4所示，进行步骤2)，沉积金属连接柱12，形成与金属化层111的电性连接。
可选地，所述金属连接柱的制备方法包括电镀工艺、打线工艺。
可选地，所述金属连接柱的材料包括铜、铝及钛中的任意一种。
如图5所示，进行步骤3)，贴装透明柱13，使透明柱13覆盖在对位标记112上。透明柱可以保证在后续塑封过程中，塑封料不会灌注到对位标记上，从而为后续制程提供清晰的对位点。
所述透明柱为规则或不规则的立体结构。透明柱可以为方体、柱体等三维结构。透明柱的横截面可以为四方形、六边形、圆形、三角形或其他任意形状。透明柱与待封芯片的接触面积大于对位标记的表面面积，以使透明柱能够完全覆盖住对位标记，防止对位标记被塑封料污染。
可选地，所述透明柱的材料包括玻璃、高分子树脂等透明或半透明材料。
在步骤3)中，透明柱13通过贴装方式固定在对位标记的上方。在本实施例中，透明柱的贴装方式包括以下步骤：
3-1)在透明柱与金属化层接触面涂覆粘结剂；
3-2)将涂有粘结剂的一面覆盖于对位标记之上并与金属化层粘结固定。
所以，固定后的透明柱与金属化层之间还有一粘胶层(未绘出)。
如图6所示，进行步骤4)，塑封，于金属化层表面形成塑封层14。采用塑封料对上述结构进行塑封，将金属连接柱12及透明柱13完全裹住，塑封后形成的塑封层14的上表面高于透明柱13及金属连接柱12的上表面。
可选地，所述塑封层的材料包括环氧基树脂、液体型热固环氧树脂及塑性化合物中的一种。
可选地，所述塑封采用的工艺包括压缩成型工艺、液体密封成型工艺、旋涂工艺、转移成型工艺。
如图7所示，进行步骤5)，研磨塑封层14，直至暴露出透明柱13并暴露出金属连接柱12。通过透明柱13，可以看到位于透明柱底部的对位标记112。
可选地，所述研磨方式包括化学机械抛光。
如图8所示，进行步骤6)，于塑封层14上表面形成电介质层15，电介质层15暴露出金属连接柱12的上表面，并在电介质层15上表面形成重新布线层16，重新布线层16与金属连接柱12电性连接。
具体的，步骤6)至少包括如下步骤：
6-1)沉积电介质层，
6-2)通过光刻及刻蚀，暴露出金属连接柱的上表面，
6-3)形成重新布线层，通过光刻及刻蚀，形成图形化的重新布线层。
可选地，所述重新布线层的材料包括铜、铝、金、镍、钛中的任意一种。可以采用物理气相沉积、化学气相沉积、磁控溅射或电镀、化学镀等工艺形成重新布线层。
如上所述，本实施例提供的扇出型封装方法，通过引入位于对位标记之上的透明柱，能够保护对位标记不被塑封胶挡住，在后续曝光、光刻等工序中，不用其他额外手段就可以直接暴露出对位标记。
实施例二
本实施例提供了一种多层芯片扇出型封装方法。
在本实施例中，通过在实施例一提供的扇出型封装方法的基础上，重复操作实施例一中的步骤2)～6)，就可以形成本实施例提供的两层芯片扇出型封装方法。
在另一示例中，该多层芯片扇出型封装方法还包括多次重复步骤实施例一中的步骤2)～6)，得到多层芯片扇出型封装方法。
如上所述，在半导体多层芯片扇出型封装方法中，，通过多次引入可以保护对位标记不被塑封料污染的透明柱，能够在塑封后，不用其他额外工艺，就可以直接暴露出对位标记，为后续的曝光、光刻等工序提供清洗可见的对位标记，消除对位失败的问题。
综上所述，本发明提供一种扇出型封装方法，所述方法包括：1)提供一待封芯片，所述待封芯片包括至少包括金属化层以及设于金属化层之上的对位标记；2)于所述待封芯片上表面沉积金属连接柱，所述金属连接柱与所述金属化层电性连接；3)固定透明柱；所述透明柱覆盖于对位标记之上，所述透明柱的材料为透明材料或半透明材料；4)于所述待封芯片的上表面形成塑封层，所述塑封层完全包覆所述金属连接柱及透明柱；5)研磨，研磨所述塑封层直至暴露出金属连接柱的上表面及透明柱；6)于所述塑封层上表面形成电介质层，所述电介质层暴露出所述金属连接柱上表面，并在所述电介质层之上形成重新布线层，所述重新布线层与所述金属连接柱电性连接。通过一次或多次引入可以保护对位标记不被塑封料污染的透明柱，能够在塑封后，不用其他额外工艺，就可以直接暴露出对位标记，为后续制程提供精确的定位。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (13)
1.一种扇出型封装方法，其特征在于，该方法包括以下步骤：
1)提供一待封芯片，所述待封芯片至少包括金属化层以及设于金属化层之上的对位标记；
2)于所述待封芯片上表面沉积金属连接柱，所述金属连接柱与所述金属化层电性连接；
3)固定透明柱；所述透明柱覆盖于对位标记之上，所述透明柱的材料为透明材料或半透明材料；
4)于所述待封芯片的上表面形成塑封层，所述塑封层完全包覆所述金属连接柱及透明柱；
5)研磨；研磨所述塑封层直至暴露出金属连接柱的上表面及透明柱；
6)于所述塑封层上表面形成电介质层，所述电介质层暴露出所述金属连接柱上表面，并在所述电介质层之上形成重新布线层，所述重新布线层与所述金属连接柱电性连接。
2.根据权利要求1所述的扇出型封装方法，其特征在于，所述透明柱的材料包括玻璃、高分子树脂。
3.根据权利要求1所述的扇出型封装方法，其特征在于，所述透明柱的横截面形状包括圆形、三角形、方形或六边形。
4.根据权利要求1所述的扇出型封装方法，其特征在于，所述透明柱与所述金属化层的接触面的面积大于对位标记的面积。
5.根据权利要求1所述的半扇出型封装方法，其特征在于，所述步骤3)中，固定透明柱的方式包括贴装。
6.根据权利要求5所述的扇出型封装方法，其特征在于，所述贴装的步骤至少包括：
3-1)在所述透明柱与金属化层的接触面涂覆粘结剂；
3-2)将涂有粘结剂的一面覆盖于所述对位标记之上并与所述金属化层粘结固定。
7.根据权利要求1所述的扇出型封装方法，其特征在于，所述金属化层包括介质层和形成于介质层中的金属互连结构，所述金属互连结构的材料包括铜、铝及钛中的任意一种。
8.根据权利要求1所述的扇出型封装方法，其特征在于，所述金属连接柱的制备方法包括打线工艺、电镀工艺。
9.根据权利要求1所述的扇出型封装方法，其特征在于，所述塑封层的材料包括环氧基树脂、液体型热固环氧树脂及塑性化合物中的一种。
10.根据权利要求1所述的扇出型封装方法，其特征在于，所述塑封层的制备方法包括压缩成型工艺、转移成型工艺、液体密封成型工艺、真空层压工艺或旋涂工艺。
11.根据权利要求1所述的扇出型封装方法，其特征在于，所述研磨包括化学机械抛光。
12.根据权利要求1所述的扇出型封装方法，其特征在于，所述步骤6)至少包括以下步骤：
6-1)于所述塑封层的上表面形成电介质层，所述电介质层覆盖所述透明柱并覆盖所述塑封层；
6-2)通过光刻刻蚀工艺，暴露出所述金属连接柱的上表面；
6-3)于所述电介质层的上表面形成重新布线层，所述重新布线层与金属连接柱电性连接。
13.根据权利要求1所述的扇出型封装方法，其特征在于，所述重新布线层的材料包括铜、铝、金、镍、钛中的任意一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| CN (1) | CN111916360A (zh) |
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- 2019-05-10 CN CN201910389681.8A patent/CN111916360A/zh active Pending
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