CN111884621A - 芯片级微型封装的带通滤波器及其封装方法 - Google Patents

Abstract

一种芯片级微型封装的带通滤波器及封装方法，其装置包括封装外壳及设于封装外壳中的PCB板30，其特征在于，所述封装外壳由底座(20)、底座的外引脚及上盖(40)构成，所述上盖覆盖(40)在底座(20)上，所述PCB板(30粘结在底座(20)上，所述PCB板表面设有电路端柱Port1和电路端柱Port2，电路端柱Port1和电路端柱Port2分别在PCB板表面两边；本发明实现了带通滤波器体积小、低插损、高矩形度的目的，在21.4MHz频率点下带宽达到12MHz，大大提升了滤波器的电性能指标。

Description

芯片级微型封装的带通滤波器及其封装方法

技术领域

本发明是涉及通信技术领域，具体是涉及一种芯片级微型封装的带通滤波器及其封装方法。

背景技术

通信系统中，在有源电路的输入输出端各级之间滤波器普遍存在，各种滤波器有各自不同的功能，因而滤波器为无线通信系统中不可缺少的器件，它的性能好坏直接关系整个系统的通信质量。

然而，随着射频技术的发展，对滤波器频率指标的要求日益苛刻，一些常用的通信设备的收发通道需要使用更大带宽的滤波器，以满足越来越大的信息传输量和广阔的频带宽度，但同时，对体积的要求也越来越苛刻，体积必须向“小型化”发展。

例如，现有技术中的带通滤波器，在21.4MHz频率下有体积大、插损高、矩形系数偏大等缺点，在21.4MHz频率段上想实现一个“矩形系数好”的“宽频带”滤波器，并不是容易的事情，现有技术中，只能采用声表面波滤波器实现，但是随着频带宽度的增加，声表面波滤波器的插损也随之增大，实现难度也越来越大。

有鉴于此，实有必要开发一种芯片级微型封装的带通滤波器，以解决现有技术中滤波器在21.4MHz频率下体积大、插损高、矩形系数偏大的问题。

发明内容

本发明的目的是提供一种芯片级微型封装的带通滤波器及其封装方法，以实现了在21.4MHz频率下体积小、低插损、高矩形度的通滤波器及封装方法。

一种芯片级微型封装的带通滤波器，包括封装外壳及设于封装外壳中的PCB板30，其特征在于，所述封装外壳由底座20、底座的外引脚及上盖40构成，所述上盖覆盖40在底座20上，所述PCB板30粘结在底座20上，所述PCB板表面设有电路端柱Port1和电路端柱Port2，电路端柱Port1和电路端柱Port2分别在PCB板表面两边，所述PCB板的四角各开设有一个信号接孔连接一个外引脚，四个外引脚分别为第一外引脚21、第二外引脚22、第三外引脚23、第四外引脚24；所述PCB板30上设置有11个电容，在11个电容上部焊接有10个磁环电感；具体的，11个电容在所述PCB板上分布为两排，第一排从左到右依次为电容C1、电容C2、电容C3、电容C4和电容C5，第二排从左到右依次为电容C6、电容C7、电容C8、电容C9、电容C10和电容C11；在11个电容上部的10个磁环电感的位置分布为，第一排从左到右依次为磁环电感L1、磁环电感L2、磁环电感L3和磁环电感L4；第二排从左到右依次为磁环电感L10、磁环电感L9、磁环电感L8、磁环电感L7、磁环电感L6和磁环电感L5，其中，磁环电感L1、磁环电感L2和磁环电感L3环面竖直于PCB板30，且横向排列成一排，磁环电感L4的环面水平放置在电容C5上；第二排的磁环电感L10和磁环电感L9在电容C6和电容C7上，L10和磁环电感L9的环面与PCB板30上表面成45°夹角，与电容C6、电容C7和电容C11表面中心的连线也成45°夹角；磁环电感L7环面平放在电容C8、电容C9上，磁环电感L8环面平放在磁环电感L7上，并且，磁环电感L8的一部分伸出在磁环电感L7边缘外，磁环电感L5的环面与PCB板30垂直，并与电容C7和电容C11表面中心的连线在同一平面内；

电路连接如下：

在电路端柱Port1和电路端柱Port2之间依次串联有磁环电感L1、电容C6、环电感L9、环电感L8、环电感L3、环电感L6和电容C5，端柱Port1与第一外引脚21连接，端柱Port2与第四外引脚24连接；第二外引脚22他第三外引脚23均为接地端；在磁环电感L1和电容C6连接处又连接电容C1的一端，电容C1的另一端接地；在电容C6和环电感L9的连接处又连接磁环电感L10的一端，磁环电感L10的另一端接地；在磁环电感L9和磁环电感L8的连接处又连接有电容C2和磁环电感L2的一端，电容C2和磁环电感L2的另一端接地；在磁环电感L8和磁环电感L3的连接处连接有电容C9和磁环电感L7的一端，电容C9和磁环电感L7的另一端接地；在磁环电感L3和磁环电感L6的连接处连接有电容C4和磁环电感L4的一端，电容C4和磁环电感L4的另一端接地；在环电感L6和电容C5的连接处又连接的有磁环电感L5的一端，磁环电感L5的另一端接地；在电容C5与端柱Port2的连接处连接有电容C11的一端，电容C5的另一端接地；

所有接地的电容或磁环电感接地的一端与第三外引脚23或第四外引脚24连接；第三外引脚23和第四外引脚24接地；第一外引脚21与电路端柱Port1连接，第二外引脚22与电路端柱Port2连接。

所述信号接孔中设有焊接部与外引脚及PCB电性连接；所述PCB板背面全部接地，不铺阻焊，且PCB背面和底座完全接触；其中，磁环C1、磁环C3、磁环C5、磁环C7他磁环C8号磁环要用060高Q值磁环、磁环C2、磁环C4、磁环C6、磁环C9和磁环C10号磁环要用070高Q值磁环。

所述PCB板设置为厚度0.5mm、宽度7.5mm及长度17.5mm。

所述电容采用0805封装且电容于PCB板上分布均匀，所述电容于PCB边缘间距1mm。

所述磁环电感外绕漆包线，所述漆包线直径为0.22mm，两端的去漆长度不长于1mm，焊接时将电感的端头压在电容下面。

盖覆盖40在底座20封装后，整体封装长度为20mm(L1)，上盖封装宽度为8.4mm(W)，上盖封装长度为18mm(L3)，整体封装高度为7mm(H)，沿底座长度方向的两个外引脚之间宽度为15mm(L2)，沿底座宽度方向的两个外引脚之间宽度为5.5mm(W2)。

一种芯片级微型封装的带通滤波器封装方法，其用于封装权利要求1至6中任一项所述的带通滤波器，其特征在于，所述封装方法包括以下步骤：

步骤一：将多个磁环线圈按权利要求1的方式排列好；

步骤二：将多个磁环线圈上倒入不影响磁环电感的固化胶，将多个磁环电感安放多个磁环线圈上，在进行常温风干固化24小时。

步骤三：将配套封盖边缘涂抹导电胶，然后盖于底座上，压紧。

所述的固化胶是缩醛干胶液。

本发明磁环占用很少空间，使滤波器体积大幅度缩减，实现了带通滤波器的芯片级微封装目的，所述封装方法中采用了缩醛干胶液对滤波器内部进行封装，提升了滤波器的稳定性，满足了高外带抑制的要求，由此实现了带通滤波器体积小、低插损、高矩形度的目的，在21.4MHz频率点下带宽达到12MHz，大大提升了滤波器的电性能指标。

附图说明

图1、本发明装置之封装外壳内部结构示意图；

图2、图1之俯视图；

图3、本发明装置之电容在PCB板上布置结构示意图。

图4、图3之俯视图；

图5、本发明装置之电路图；

图6、本发明装置之实物示意图；

图7、本发明装置之实物外观示意图；

图8、本发明装置之实物外观尺寸示意图；

图9、本发明芯片级微型封装的带通滤波器的频响图。

具体实施方式

一种芯片级微型封装的带通滤波器，包括封装外壳及设于封装外壳中的PCB板30，其特征在于，所述封装外壳由底座20、底座的外引脚及上盖40构成，所述上盖覆盖40在底座20上，所述PCB板30粘结在底座20上，所述PCB板表面设有电路端柱Port1和电路端柱Port2，电路端柱Port1和电路端柱Port2分别在PCB板表面两边，所述PCB板的四角各开设有一个信号接孔连接一个外引脚，四个外引脚分别为第一外引脚21、第二外引脚22、第三外引脚23、第四外引脚24；所述PCB板30上设置有11个电容，在11个电容上部焊接有10个磁环电感；具体的，11个电容在所述PCB板上分布为两排，第一排从左到右依次为电容C1、电容C2、电容C3、电容C4和电容C5，第二排从左到右依次为电容C6、电容C7、电容C8、电容C9、电容C10和电容C11；在11个电容上部的10个磁环电感的位置分布为，第一排从左到右依次为磁环电感L1、磁环电感L2、磁环电感L3和磁环电感L4；第二排从左到右依次为磁环电感L10、磁环电感L9、磁环电感L8、磁环电感L7、磁环电感L6和磁环电感L5，其中，磁环电感L1、磁环电感L2和磁环电感L3环面竖直于PCB板30，且横向排列成一排，磁环电感L4的环面水平放置在电容C5上；第二排的磁环电感L10和磁环电感L9在电容C6和电容C7上，L10和磁环电感L9的环面与PCB板30上表面成45°夹角，与电容C6、电容C7和电容C11表面中心的连线也成45°夹角；磁环电感L7环面平放在电容C8、电容C9上，磁环电感L8环面平放在磁环电感L7上，并且，磁环电感L8的一部分伸出在磁环电感L7边缘外，磁环电感L5的环面与PCB板30垂直，并与电容C7和电容C11表面中心的连线在同一平面内；

电路连接如下：

在电路端柱Port1和电路端柱Port2之间依次串联有磁环电感L1、电容C6、环电感L9、环电感L8、环电感L3、环电感L6和电容C5，端柱Port1与第一外引脚21连接，端柱Port2与第四外引脚24连接；第二外引脚22他第三外引脚23均为接地端；在磁环电感L1和电容C6连接处又连接电容C1的一端，电容C1的另一端接地；在电容C6和环电感L9的连接处又连接磁环电感L10的一端，磁环电感L10的另一端接地；在磁环电感L9和磁环电感L8的连接处又连接有电容C2和磁环电感L2的一端，电容C2和磁环电感L2的另一端接地；在磁环电感L8和磁环电感L3的连接处连接有电容C9和磁环电感L7的一端，电容C9和磁环电感L7的另一端接地；在磁环电感L3和磁环电感L6的连接处连接有电容C4和磁环电感L4的一端，电容C4和磁环电感L4的另一端接地；在环电感L6和电容C5的连接处又连接的有磁环电感L5的一端，磁环电感L5的另一端接地；在电容C5与端柱Port2的连接处连接有电容C11的一端，电容C5的另一端接地；

所有接地的电容或磁环电感接地的一端与第三外引脚23或第四外引脚24连接；第三外引脚23和第四外引脚24接地；第一外引脚21与电路端柱Port1连接，第二外引脚22与电路端柱Port2连接。

所述信号接孔中设有焊接部与外引脚及PCB电性连接；所述PCB板背面全部接地，不铺阻焊，且PCB背面和底座完全接触；其中，磁环C1、磁环C3、磁环C5、磁环C7他磁环C8号磁环要用060高Q值磁环、磁环C2、磁环C4、磁环C6、磁环C9和磁环C10号磁环要用070高Q值磁环。

所述PCB板设置为厚度0.5mm、宽度7.5mm及长度17.5mm。

所述电容采用0805封装且电容于PCB板上分布均匀，所述电容于PCB边缘间距1mm。

所述磁环电感外绕漆包线，所述漆包线直径为0.22mm，两端的去漆长度不长于1mm，焊接时将电感的端头压在电容下面。

盖覆盖40在底座20封装后，整体封装长度为20mm(L1)，上盖封装宽度为8.4mm(W)，上盖封装长度为18mm(L3)，整体封装高度为7mm(H)，沿底座长度方向的两个外引脚之间宽度为15mm(L2)，沿底座宽度方向的两个外引脚之间宽度为5.5mm(W2)。

一种芯片级微型封装的带通滤波器封装方法，其用于封装权利要求1至6中任一项所述的带通滤波器，其特征在于，所述封装方法包括以下步骤：

步骤一：将多个磁环线圈按权利要求1的方式排列好；

步骤二：将多个磁环线圈上倒入不影响磁环电感的固化胶，将多个磁环电感安放多个磁环线圈上，在进行常温风干固化24小时。

步骤三：将配套封盖边缘涂抹导电胶，然后盖于底座上，压紧。

所述的固化胶是缩醛干胶液。

为了达到上述目的，本发明采用以下技术方案：

一种芯片级微型封装的带通滤波器，所述带通滤波器包括封装外壳及设于封装外壳中的PCB板，所述封装外壳由底座、底座的外引脚及上盖构成，所述上盖覆盖在底座上，所述PCB板粘结在底座上，所述PCB板的四角开设有信号接孔连接外引脚，所述PCB板上设置有电容及焊接在电容下部的磁环电感，如图所示，左上角位置为1号磁环电感，然后顺时针排列分别为2～10号磁环电感。其中磁环线圈L1，磁环线圈L2，磁环线圈L3，磁环线圈L5，磁环线圈L6号需要竖直摆放，减少不同磁环电感之间磁通的影响。磁环线圈L4，磁环线圈L7，磁环线圈L8号的磁环电感需要水平摆放，磁环线圈L9，磁环线圈L10号的磁环电感需要倾斜45度摆放。其中磁环线圈L1，磁环线圈L3，磁环线圈L5，磁环线圈L7，磁环线圈L8的磁环需要用060高Q值磁环，磁环线圈L2，磁环线圈L4，磁环线圈L6，磁环线圈L9，磁环线圈L10号磁环需要用070高Q值磁环。

进一步的，所述信号接孔中设有焊接部与外引脚及PCB电性连接。

进一步的，所述PCB板背面全部接地，不铺阻焊，且PCB背面和底座完全接触。

更进一步的，所述PCB板设置为厚度0.5mm、宽度7.5mm及长度17.5mm。

进一步的，所述电容采用0805封装且电容于PCB板上分布均匀，所述电容于PCB边缘间距为1mm。

进一步的，所述磁环电感外绕漆包线，所述漆包线直径为0.22mm，两端的去漆长度不长于1mm，焊接时将电感的端头压在电容下面。

另外，年本发明还提供一种芯片级微型封装的带通滤波器封装方法，其用于封装上述带通滤波器，所述封装方法包括以下步骤：

步骤一：将磁环线圈以步骤1的方式排列好。

步骤二：将磁环线圈上倒入不影响磁环电感的固化胶，进行常温风干固化24小时。

步骤三：将配套封盖边缘涂抹导电胶，然后盖于底座上，压紧。

进一步的，所述带通滤波器经过上述封装方法封装后，整体封装长度为20mm(L1)，上盖封装宽度为8.4mm(W)，上盖封装长度为18mm(L3)，整体封装高度为7mm(H)，沿底座长度方向的两个外引脚之间宽度为15mm(L2)，沿底座宽度方向的两个外引脚之间宽度为5.5mm(W2)。

相较于现有技术，本发明的芯片级微型封装的带通滤波器及其封装方法中，所述带通滤波器中采用电容及磁环电感进行设计，左上角位置为1号磁环电感，然后顺时针排列分别为2～10号磁环电感。其中磁环线圈L1，磁环线圈L2，磁环线圈L3，磁环线圈L5，磁环线圈L6号需要竖直摆放，减少不同磁环电感之间磁通的影响。磁环线圈L4，磁环线圈L7，磁环线圈L8号的磁环电感需要水平摆放，磁环线圈L9，磁环线圈L10号的磁环电感需要倾斜45度摆放。其中磁环线圈L1，磁环线圈L3，磁环线圈L5，磁环线圈L7，磁环线圈L8的磁环需要用060高Q值磁环，磁环线圈L2，磁环线圈L4，磁环线圈L6，磁环线圈L9，磁环线圈L10号磁环需要用070高Q值磁环。

为对本发明的目的、技术效果及技术手段有进一步的了解，现结合附图详细说明如下。

请参阅图1至图8所示，本发明提供了一种芯片级微型封装的带通滤波器，所述带通滤波器为适用于21.4MHz频率的高性能滤波器，尤其适用于超宽频带、微型封装的高性能射频电路中。

于一较佳实施例中，所述带通滤波器包括封装外壳及设于封装外壳中的PCB板，所述封装外壳由底座、底座的外引脚及上盖构成，所述上盖覆盖在底座上，所述PCB板粘结在底座上，所述PCB板的四角开设有信号接孔连接外引脚，所述PCB板上设置有电容及焊接在电容下部的磁环电感，左上角位置为1号磁环电感，然后顺时针排列分别为2～10号磁环电感。其中磁环线圈L1，磁环线圈L2，磁环线圈L3，磁环线圈L5，磁环线圈L6号需要竖直摆放，减少不同磁环电感之间磁通的影响。磁环线圈L4，磁环线圈L7，磁环线圈L8号的磁环电感需要水平摆放，磁环线圈L9，磁环线圈L10号的磁环电感需要倾斜45度摆放。其中磁环线圈L1，磁环线圈L3，磁环线圈L5，磁环线圈L7，磁环线圈L8的磁环需要用060高Q值磁环，磁环线圈L2，磁环线圈L4，磁环线圈L6，磁环线圈L9，磁环线圈L10号磁环需要用070高Q值磁环。

该芯片级微型封装的带通滤波器在使用时，同普通插针式滤波器相同，正向插入，所述外引脚作为信号的输入、输出以及接地端口，以图1中的视角，左上端和右下端的外引脚分别为信号输入端、信号输出端，左下端和右上端的外引脚为接地端。

由此，本发明的芯片级微型封装的带通滤波器，通过将磁环电感的磁环采用上述设置，节省了滤波器空间，使滤波器体积大幅度缩减，实现了带通滤波器的芯片级微封装目的。

于一较佳实施例中，所述信号接孔中设有焊接部与外引脚及PCB电性连接，所述焊接部可为焊锡，使输入端、输出端及接地端的信号均能传输至PCB和其元器件中，所述PCB板背面全部接地，不铺阻焊，且PCB背面和底座完全接触，以创造良好接地效果。

该带通滤波器的PCB板设置为厚度0.5mm，即可进一步有效地节省空间，又保证了滤波器的稳定工作，所述PCB板的宽度可设置为7.5mm，长度设置为17.5mm。

其中，所述电容采用0805封装且电容于PCB板上分布均匀，所述电容于PCB边缘间距不小于1mm。所述磁环电感外绕漆包线，所述漆包线直径为0.22mm，两端的去漆长度不长于1mm，焊接时将电感的端头压在电容两端焊锡球的下面，这样避免电感导线外露导致的短路。

本发明还提供一种芯片级微型封装的带通滤波器封装方法，其用于封装上述带通滤波器，所述封装方法包括以下步骤：

步骤一：将磁环线圈以步骤1的方式排列好。

步骤二：将磁环线圈上倒入不影响磁环电感的固化胶，进行常温风干固化24小时。

步骤三：将配套封盖边缘涂抹导电胶，然后盖于底座上，压紧。

所述封装步骤二中通过采用了缩醛烘干胶液对该带通滤波器的内部进行固定，且所述缩醛烘干胶液需涂抹均匀，防止该带通滤波器在震动、工作时与上盖摩擦产生不稳定因素，提升了滤波器的稳定性，达到了对滤波器的高外带抑制要求。

于一较佳实施例中，所述带通滤波器经过上述封装方法封装后，所述带通滤波器的整体封装长度为20mm(L1)，上盖封装宽度为8.4mm(W)，上盖封装长度为18mm(L3)，整体封装高度为7mm(H)，沿底座长度方向的两个外引脚之间宽度为15mm(L2)，沿底座宽度方向的两个外引脚之间宽度为5.5mm(W2)。

请参阅图9所示，其绘示了本发明芯片级微型封装的带通滤波器的频响图。由图9中可以得出，上述实施例得到的带通滤波器，当幅度下降3dB时对应的带宽为12.3MHz，当幅度下降60dB时对应的带宽为18.9MHz，通带驻波小于1.5，且插入损耗为-0.68dB。

综上所述，本发明的芯片级微型封装的带通滤波器及其封装方法中，所述带通滤波器中采用电容及磁环电感进行设计，左上角位置为1号磁环电感，然后顺时针排列分别为2～10号磁环电感。其中1，2，3，5，6号磁环线圈需要竖直摆放，减少不同磁环电感之间磁通的影响。4，7，8号磁环电感需要水平摆放，9，10号磁环电感需要倾斜45度摆放。其中1，3，5，7，8号磁环需要用060高Q值磁环，2，4，6，9，10号磁环需要用070高Q值磁环。保证了磁环占用最少空间，使滤波器体积大幅度缩减，实现了带通滤波器的芯片级微封装目的，所述封装方法中采用了缩醛干胶液对滤波器内部进行封装，提升了滤波器的稳定性，满足了高外带抑制的要求，由此实现了带通滤波器体积小、低插损、高矩形度的目的，在21.4MHz频率点下带宽达到12MHz，大大提升了滤波器的电性能指标。

需指出的是，本发明不限于上述实施方式，任何熟悉本专业的技术人员基于本发明技术方案对上述实施例所做的任何简单修改、等同变化及修饰，均落入本发明的保护范围内。

本发明涉及通信技术领域，具体是涉及一种芯片级微型封装的带通滤波器及其封装方法。其中所述带通滤波器包括封装外壳及设于封装外壳中的PCB板，所述封装外壳由底座、底座的外引脚及上盖构成，所述上盖覆盖在底座上，所述PCB板粘结在底座上，所述PCB板的四角开设有信号接孔连接外引脚，所述PCB板上设置有电容及焊接在电容下部的磁环电感。本发明的芯片级微型封装的带通滤波器及其封装方法中，所述带通滤波器利用磁环电感磁通的叠加与相互作用，来提高滤波器内分立器件的Q值，使其可以达到高性能、微型化的目的,所述封装方法中采用了缩醛干胶液对滤波器内部进行封装，提升了滤波器的稳定性，满足了高带外抑制的要求，大大提升了滤波器的电性能指标。

Claims (8)

1.一种芯片级微型封装的带通滤波器，包括封装外壳及设于封装外壳中的PCB板30，其特征在于，所述封装外壳由底座20、底座的外引脚及上盖40构成，所述上盖覆盖40在底座20上，所述PCB板30粘结在底座20上，所述PCB板表面设有电路端柱Port1和电路端柱Port2，电路端柱Port1和电路端柱Port2分别在PCB板表面两边，所述PCB板的四角各开设有一个信号接孔连接一个外引脚，四个外引脚分别为第一外引脚21、第二外引脚22、第三外引脚23、第四外引脚24；所述PCB板30上设置有11个电容，在11个电容上部焊接有10个磁环电感；具体的，11个电容在所述PCB板上分布为两排，第一排从左到右依次为电容C1、电容C2、电容C3、电容C4和电容C5，第二排从左到右依次为电容C6、电容C7、电容C8、电容C9、电容C10和电容C11；在11个电容上部的10个磁环电感的位置分布为，第一排从左到右依次为磁环电感L1、磁环电感L2、磁环电感L3和磁环电感L4；第二排从左到右依次为磁环电感L10、磁环电感L9、磁环电感L8、磁环电感L7、磁环电感L6和磁环电感L5，其中，磁环电感L1、磁环电感L2和磁环电感L3环面竖直于PCB板30，且横向排列成一排，磁环电感L4的环面水平放置在电容C5上；第二排的磁环电感L10和磁环电感L9在电容C6和电容C7上，L10和磁环电感L9的环面与PCB板30上表面成45°夹角，与电容C6、电容C7和电容C11表面中心的连线也成45°夹角；磁环电感L7环面平放在电容C8、电容C9上，磁环电感L8环面平放在磁环电感L7上，并且，磁环电感L8的一部分伸出在磁环电感L7边缘外，磁环电感L5的环面与PCB板30垂直，并与电容C7和电容C11表面中心的连线在同一平面内；

电路连接如下：

在电路端柱Port1和电路端柱Port2之间依次串联有磁环电感L1、电容C6、环电感L9、环电感L8、环电感L3、环电感L6和电容C5，端柱Port1与第一外引脚21连接，端柱Port2与第四外引脚24连接；第二外引脚22他第三外引脚23均为接地端；在磁环电感L1和电容C6连接处又连接电容C1的一端，电容C1的另一端接地；在电容C6和环电感L9的连接处又连接磁环电感L10的一端，磁环电感L10的另一端接地；在磁环电感L9和磁环电感L8的连接处又连接有电容C2和磁环电感L2的一端，电容C2和磁环电感L2的另一端接地；在磁环电感L8和磁环电感L3的连接处连接有电容C9和磁环电感L7的一端，电容C9和磁环电感L7的另一端接地；在磁环电感L3和磁环电感L6的连接处连接有电容C4和磁环电感L4的一端，电容C4和磁环电感L4的另一端接地；在环电感L6和电容C5的连接处又连接的有磁环电感L5的一端，磁环电感L5的另一端接地；在电容C5与端柱Port2的连接处连接有电容C11的一端，电容C5的另一端接地；

所有接地的电容或磁环电感接地的一端与第三外引脚23或第四外引脚24连接；第三外引脚23和第四外引脚24接地；第一外引脚21与电路端柱Port1连接，第二外引脚22与电路端柱Port2连接。

2.根据权利要求1所述的芯片级微型封装的带通滤波器，其特征在于，所述信号接孔中设有焊接部与外引脚及PCB电性连接；所述PCB板背面全部接地，不铺阻焊，且PCB背面和底座完全接触；其中，磁环C1、磁环C3、磁环C5、磁环C7他磁环C8号磁环要用060高Q值磁环、磁环C2、磁环C4、磁环C6、磁环C9和磁环C10号磁环要用070高Q值磁环。

3.根据权利要求1或2所述的芯片级微型封装的带通滤波器，其特征在于，所述PCB板设置为厚度0.5mm、宽度7.5mm及长度17.5mm。

4.根据权利要求1或2所述的芯片级微型封装的带通滤波器，其特征在于，所述电容采用0805封装且电容于PCB板上分布均匀，所述电容于PCB边缘间距1mm。

5.根据权利要求3或4所述的芯片级微型封装的带通滤波器，其特征在于，所述磁环电感外绕漆包线，所述漆包线直径为0.22mm，两端的去漆长度不长于1mm，焊接时将电感的端头压在电容下面。

6.根据权利要求5所述的一种芯片级微型封装的带通滤波器，其特征在于，盖覆盖40在底座20封装后，整体封装长度为20mm(L1)，上盖封装宽度为8.4mm(W)，上盖封装长度为18mm(L3)，整体封装高度为7mm(H)，沿底座长度方向的两个外引脚之间宽度为15mm(L2)，沿底座宽度方向的两个外引脚之间宽度为5.5mm(W2)。

7.一种芯片级微型封装的带通滤波器封装方法，其用于封装权利要求1至6中任一项所述的带通滤波器，其特征在于，所述封装方法包括以下步骤：

步骤一：将多个磁环线圈按权利要求1的方式排列好；

步骤二：将多个磁环线圈上倒入不影响磁环电感的固化胶，将多个磁环电感安放多个磁环线圈上，在进行常温风干固化24小时。

步骤三：将配套封盖边缘涂抹导电胶，然后盖于底座上，压紧。

8.根据权利要求7所述的一种芯片级微型封装的带通滤波器封装方法，其特征在于，所述的固化胶是缩醛干胶液。

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