CN111881075B - 一种pcie金手指及其设计方法 - Google Patents

一种pcie金手指及其设计方法 Download PDF

Info

Publication number
CN111881075B
CN111881075B CN202010767302.7A CN202010767302A CN111881075B CN 111881075 B CN111881075 B CN 111881075B CN 202010767302 A CN202010767302 A CN 202010767302A CN 111881075 B CN111881075 B CN 111881075B
Authority
CN
China
Prior art keywords
pad
pcie
preset value
bonding pad
impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010767302.7A
Other languages
English (en)
Other versions
CN111881075A (zh
Inventor
羊杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Embedway Technologies Shanghai Corp
Original Assignee
Embedway Technologies Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Embedway Technologies Shanghai Corp filed Critical Embedway Technologies Shanghai Corp
Priority to CN202010767302.7A priority Critical patent/CN111881075B/zh
Publication of CN111881075A publication Critical patent/CN111881075A/zh
Application granted granted Critical
Publication of CN111881075B publication Critical patent/CN111881075B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/409—Mechanical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/117—Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09427—Special relation between the location or dimension of a pad or land and the location or dimension of a terminal

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Details Of Connecting Devices For Male And Female Coupling (AREA)

Abstract

本申请公开了一种PCIE金手指及其设计方法，其中，所述PCIE金手指的差分线中的第一焊盘和第二焊盘的宽度小于第一预设值且大于第二预设值，以实现降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值的目的。另外，所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，且所述预设频率范围为PCIE信号的典型带宽，以解决信号传输过程中与高速信号的高频率点产生谐振的问题，在满足接触可靠性的同时能够保证高速信号的完整传输。

Description

一种PCIE金手指及其设计方法
技术领域
本申请涉及集成电路技术领域，更具体地说，涉及一种PCIE金手指及其设计方法。
背景技术
电脑和服务器主板上的一些硬件如内存条上与内存的DDR插槽、显卡与显卡的PCIE插槽等，这些信号都是通过金手指进行传送的。金手指由众多金黄色的导电触片组成，因其表面镀金而且导电触片排列如手指状，所以称为“金手指”。金手指与对应的插槽连接器进行配对连接，解决了主板和模块之间跨板级的机械和电气连接。
PCIE，或称PCI-Express(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)是一种高速串行计算机扩展总线标准。发明人通过研究发现，现有的PCIE金手指在使用过程中会出现信号反射和高频率点的谐振问题，给高速信号的完整传输带来不良影响。
发明内容
为解决上述技术问题，本申请提供了一种PCIE金手指及其设计方法，以解决现有的PCIE金手指在使用过程中出现的信号反射和高频率点的谐振问题。
为实现上述技术目的，本申请实施例提供了如下技术方案：
一种PCIE金手指，包括：
多对差分线，每对所述差分线包括第一焊盘和第二焊盘；
所述第一焊盘和第二焊盘的宽度小于第一预设值且大于第二预设值，以降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值；
所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，所述预设频率范围为PCIE信号的典型带宽。
可选的，所述第一预设值的取值为0.45mm；
所述第二预设值的取值为0.7mm。
可选的，所述第一焊盘和第二焊盘的宽度的取值为0.5mm。
可选的，所述第三预设值的取值为4.0mm。
可选的，所述第一焊盘和第二焊盘的长度的取值为1.6mm。
可选的，所述第一焊盘和所述第二焊盘与连接器端子接触点的谐振频率为62.5GHz。
可选的，所述预设频率范围为0GHz～22GHz。
一种PCIE金手指的设计方法，包括：
根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值；
将PCIE的差分线中的第一焊盘和第二焊盘的宽度设定为小于第一预设值且大于第二预设值，以降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值；
将所述第一焊盘和第二焊盘的长度设定为小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，所述预设频率范围为PCIE信号的典型带宽。
可选的，所述根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值包括：
将与现有焊盘连接的连接器端子的宽度确定为所述第一预设值；
将现有焊盘尺寸的长度确定为所述第三预设值；
将现有焊盘尺寸的宽度确定为所述第二预设值。
可选的，所述第一预设值的取值为0.45mm；
所述第二预设值的取值为0.7mm；
所述第一焊盘和第二焊盘的宽度的取值为0.5mm；
所述第三预设值的取值为4.0mm；
所述第一焊盘和第二焊盘的长度的取值为1.6mm；
所述第一焊盘和所述第二焊盘与连接器端子接触点的谐振频率为62.5GHz；
所述预设频率范围为0GHz～22GHz。
从上述技术方案可以看出，本申请实施例提供了一种PCIE金手指及其设计方法，其中，所述PCIE金手指的差分线中的第一焊盘和第二焊盘的宽度小于第一预设值且大于第二预设值，以实现降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值的目的。另外，所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，且所述预设频率范围为PCIE信号的典型带宽，以解决信号传输过程中与高速信号的高频率点产生谐振的问题，在满足接触可靠性的同时能够保证高速信号的完整传输。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的金手指封装焊盘尺寸示意图；
图2为现有技术中金手指封装焊盘与连接器端子的接触示意图；
图3为本申请的一个实施例提供的一种PCIE金手指的结构示意图；
图4为图3中虚线框的放大示意图；
图5为本申请的一个实施例提供的一种PCIE金手指与连接器端子的接触示意图；
图6为本申请的一个实施例提供的一种PCIE金手指的设计方法的流程示意图；
图7为本申请的另一个实施例提供的一种PCIE金手指的设计方法的流程示意图。
具体实施方式
正如背景技术中所述，现有技术中由于标准的PCIE金手指封装焊盘尺寸原因，金手指区域的差分阻抗偏低，会引起反射，另外金手指插入连接器后与PIN脚接触点的短桩(stub)会引起高频频点的谐振，同时也会造成比较大的反射，使得信号传输的能量被损耗掉。
一般情况下，参考图1，PCIE金手指封装焊盘1的宽度为0.7mm，焊盘1长度为4.0mm，两个焊盘1之间的间距为0.3mm。此时根据这些尺寸参数可以计算得出单个焊盘1的阻抗为38ohm，远低于PCIE的走线阻抗85ohm，反射参数(＝(85-38)/(85+38)≈0.382)较大，对于传输的信号的反射较为严重，给信号传输速率和传输完整性造成不良影响。
参考图2，由于金手指焊盘1与连接器2端子的接触点位置靠前会造成短桩，在图2中，短桩的长度为T(具体为2.8mm)。短桩长度与谐振频率波长的关系由以下公式确定：
Figure BDA0002615180440000051
其中，λ表示波长。
当T＝3.0mm时，对应的波长为11.2mm，即谐振频率为18GHz，而典型的PCIE信号带宽为0～22GHz，此时谐振频率正好落在信号带宽的范围内，导致该带宽范围内信号传输的能量传输受阻。
有鉴于此，本申请实施例提供了一种PCIE金手指，包括：
多对差分线，每对所述差分线包括第一焊盘和第二焊盘；
所述第一焊盘和第二焊盘的宽度小于第一预设值且大于第二预设值，以降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值；
所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，所述预设频率范围为PCIE信号的典型带宽。
所述PCIE金手指的差分线中的第一焊盘和第二焊盘的宽度小于第一预设值且大于第二预设值，以实现降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值的目的。另外，所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，且所述预设频率范围为PCIE信号的典型带宽，以解决信号传输过程中与高速信号的高频率点产生谐振的问题，在满足接触可靠性的同时能够保证高速信号的完整传输。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种PCIE金手指，如图3和图4所示，图4为图3中虚线框中结构的放大示意图，所述PCIE金手指包括：
多对差分线10，每对所述差分线10包括第一焊盘11和第二焊盘12；
所述第一焊盘11和第二焊盘12的宽度小于第一预设值且大于第二预设值，以降低所述第一焊盘11的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘12的阻抗与所述PCIE走线的阻抗之间的差值；
所述第一焊盘11和第二焊盘12的长度小于第三预设值，以使所述第一焊盘11和第二焊盘12与连接器端子20接触点的谐振频率处于预设频率范围之内，所述预设频率范围为PCIE信号的典型带宽。
在图4中，示出了两对所述差分线10，每对所述差分线10包括第一焊盘11和第二焊盘12，其排列方式为G、S、S、G，其中，G表示地焊盘，S表示信号焊盘，即所述第一焊盘11和第二焊盘12分别为地焊盘和信号焊盘，D表示第一焊盘和第二焊盘之间的间距，L表示第一焊盘和第二焊盘的长度，W表示第一焊盘和第二焊盘的宽度。
所述第一预设值是指与PCIE金手指连接的连接器端子20的宽度，为了保证焊盘与连接器端子20的接触可靠性，所述第一焊盘11和第二焊盘12的宽度需要大于所述连接器端子20的宽度(即所述第一预设值)。一般情况下，所述第一预设值的取值为0.45mm。所述第二预设值是指现有技术中PCIE金手指中的焊盘宽度，一般情况下，所述第二预设值的取值为0.7mm，发明人通过研究发现，将第一焊盘11和第二焊盘12的宽度减小，有利于增大第一焊盘11和第二焊盘12之间的间距，例如当所述第一焊盘11和第二焊盘12的宽度为0.5mm时，第一焊盘11和第二焊盘12之间的间距可以由现有技术中的0.3mm增大到0.7mm，按照此值计算得出的单个差分焊盘(第一焊盘11或第二焊盘12)的阻抗为72ohm，相比PCIE的走线阻抗85ohm差别较小，信号反射系数((85-72)/(85+72)≈0.083)相较于现有技术中的0.382((85-38)/(85+38))小了很多，即信号反射也小了很多，有利于降低信号传输损耗。
当第一预设值的取值为0.45mm，第二预设值的取值为0.7mm时，则所述第一焊盘11和所述第二焊盘12的宽度的取值即为大于0.45mm，且小于0.7mm的值。例如可以是0.5mm、0.55mm、0.6mm等。本申请对此并不做限定。
所述第三预设值是指现有技术中PCIE金手指中单个焊盘的长度，一般情况下，第三预设值可以为4.0mm。此时所述第一焊盘11和第二焊盘12的长度可以小于4.0mm，例如可以是3.6mm、2.6mm、1.6mm等。但所述第一焊盘11和第二焊盘12的长度也不可过小(例如一般不小于1mm)，以避免无法与连接器端子20良好接触。
参考图5，图5示出了当所述第一焊盘11和第二焊盘12的长度为1.6mm时，第一焊盘11和第二焊盘12与连接器端子20的接触示意图，此时第一焊盘11和第二焊盘12与连接器端子20形成的短桩的长度变为0.8mm，相较于第一焊盘11和第二焊盘12长度为3.6mm时减小了2mm。当短桩长度为0.8mm时，根据公式
Figure BDA0002615180440000071
计算获得的谐振频率为62.5GHz，远远超过了PCIE信号的典型带宽范围(0～22GHz)，此时则PCIE信号传输的能量不会受到短桩的影响，保证了信号的完整传输。
即可选的，所述第一焊盘11和所述第二焊盘12与连接器端子20接触点的谐振频率为62.5GHz。所述预设频率范围为0GHz～22GHz。
相应的，本申请实施例还提供了一种PCIE金手指的设计方法，如图6所示，包括：
S101：根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值；
S102：将PCIE的差分线10中的第一焊盘11和第二焊盘12的宽度设定为小于第一预设值且大于第二预设值，以降低所述第一焊盘11的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘12的阻抗与所述PCIE走线的阻抗之间的差值；
S103：将所述第一焊盘11和第二焊盘12的长度设定为小于第三预设值，以使所述第一焊盘11和第二焊盘12与连接器端子20接触点的谐振频率处于预设频率范围之内，所述预设频率范围为PCIE信号的典型带宽。
具体地，参考图7，所述根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值包括：
S1011：将与现有焊盘连接的连接器端子20的宽度确定为所述第一预设值；
S1012：将现有焊盘尺寸的长度确定为所述第三预设值；
S1013：将现有焊盘尺寸的宽度确定为所述第二预设值。
可选的，所述第一预设值的取值为0.45mm；
所述第二预设值的取值为0.7mm；
所述第一焊盘11和第二焊盘12的宽度的取值为0.5mm；
所述第三预设值的取值为4.0mm；
所述第一焊盘11和第二焊盘12的长度的取值为1.6mm；
所述第一焊盘11和所述第二焊盘12与连接器端子20接触点的谐振频率为62.5GHz；
所述预设频率范围为0GHz～22GHz。
综上所述，本申请实施例提供了一种PCIE金手指及其设计方法，其中，所述PCIE金手指的差分线10中的第一焊盘11和第二焊盘12的宽度小于第一预设值且大于第二预设值，以实现降低所述第一焊盘11的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘12的阻抗与所述PCIE走线的阻抗之间的差值的目的。另外，所述第一焊盘11和第二焊盘12的长度小于第三预设值，以使所述第一焊盘11和第二焊盘12与连接器端子20接触点的谐振频率处于预设频率范围之内，且所述预设频率范围为PCIE信号的典型带宽，以解决信号传输过程中与高速信号的高频率点产生谐振的问题，在满足接触可靠性的同时能够保证高速信号的完整传输。
本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种PCIE金手指，其特征在于，包括：
多对差分线，每对所述差分线包括第一焊盘和第二焊盘；
所述第一焊盘和第二焊盘的宽度大于第一预设值且小于第二预设值，以降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值；
所述第一焊盘和第二焊盘的长度小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，所述预设频率范围为0GHz~22GHz；
其中，所述第一预设值的取值为0.45mm；
所述第二预设值的取值为0.7mm。
2.根据权利要求1所述的PCIE金手指，其特征在于，所述第一焊盘和第二焊盘的宽度的取值为0.5mm。
3.根据权利要求1所述的PCIE金手指，其特征在于，所述第三预设值的取值为4.0mm。
4.根据权利要求3所述的PCIE金手指，其特征在于，所述第一焊盘和第二焊盘的长度的取值为1.6mm。
5.根据权利要求4所述的PCIE金手指，其特征在于，所述第一焊盘和所述第二焊盘与连接器端子接触点的谐振频率为62.5GHz。
6.一种PCIE金手指的设计方法，其特征在于，包括：
根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值；
将PCIE的差分线中的第一焊盘和第二焊盘的宽度设定为大于第一预设值且小于第二预设值，以降低所述第一焊盘的阻抗与PCIE走线的阻抗之间的差值，并降低所述第二焊盘的阻抗与所述PCIE走线的阻抗之间的差值；
将所述第一焊盘和第二焊盘的长度设定为小于第三预设值，以使所述第一焊盘和第二焊盘与连接器端子接触点的谐振频率处于预设频率范围之内，所述预设频率范围为0GHz~22GHz ；
将与现有焊盘连接的连接器端子的宽度确定为所述第一预设值；
将现有焊盘尺寸的宽度确定为所述第二预设值；
所述第一预设值的取值为0.45mm；
所述第二预设值的取值为0.7mm。
7.根据权利要求6所述的方法，其特征在于，所述根据现有焊盘尺寸，确定第一预设值、第二预设值和第三预设值包括：
将现有焊盘尺寸的长度确定为所述第三预设值。
8.根据权利要求7所述的方法，其特征在于，
所述第一焊盘和第二焊盘的宽度的取值为0.5mm；
所述第三预设值的取值为4.0mm；
所述第一焊盘和第二焊盘的长度的取值为1.6mm；
所述第一焊盘和所述第二焊盘与连接器端子接触点的谐振频率为62.5GHz。
CN202010767302.7A 2020-08-03 2020-08-03 一种pcie金手指及其设计方法 Active CN111881075B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010767302.7A CN111881075B (zh) 2020-08-03 2020-08-03 一种pcie金手指及其设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010767302.7A CN111881075B (zh) 2020-08-03 2020-08-03 一种pcie金手指及其设计方法

Publications (2)

Publication Number Publication Date
CN111881075A CN111881075A (zh) 2020-11-03
CN111881075B true CN111881075B (zh) 2022-08-26

Family

ID=73205248

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010767302.7A Active CN111881075B (zh) 2020-08-03 2020-08-03 一种pcie金手指及其设计方法

Country Status (1)

Country Link
CN (1) CN111881075B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114923404B (zh) * 2022-04-15 2023-08-18 深圳市一博科技股份有限公司 一种金手指焊盘长度的测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106793455A (zh) * 2016-12-14 2017-05-31 青岛海信宽带多媒体技术有限公司 一种光模块
CN107995776A (zh) * 2017-12-14 2018-05-04 武汉电信器件有限公司 一种用于屏蔽串扰的电路板及串扰消除方法
CN110557888A (zh) * 2018-06-01 2019-12-10 凡甲电子(苏州)有限公司 线路板及电连接组件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN204335143U (zh) * 2014-12-29 2015-05-13 深圳市一博科技有限公司 一种优化金手指器件阻抗的pcb板结构
CN104540315B (zh) * 2014-12-31 2018-01-30 深圳市华星光电技术有限公司 软性印刷电路板和液晶显示器
US9986651B2 (en) * 2015-10-30 2018-05-29 Dell Products, Lp Method for mitigating signal attenuation in printed circuit board connections
WO2018152296A1 (en) * 2017-02-15 2018-08-23 New Jersey Institute Of Technology Enhanced sensitivity and specificity for point-of-care (poc) micro biochip
US10390425B2 (en) * 2017-04-27 2019-08-20 Nanning Fugui Precision Industrial Co., Ltd. Golden finger structure
CN208987216U (zh) * 2018-07-23 2019-06-14 深圳市同泰怡信息技术有限公司 Pcb板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106793455A (zh) * 2016-12-14 2017-05-31 青岛海信宽带多媒体技术有限公司 一种光模块
CN107995776A (zh) * 2017-12-14 2018-05-04 武汉电信器件有限公司 一种用于屏蔽串扰的电路板及串扰消除方法
CN110557888A (zh) * 2018-06-01 2019-12-10 凡甲电子(苏州)有限公司 线路板及电连接组件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"PCB design and layout guidelines for CBTU02044";NXP;《www.nxp.com/docs/en/application-note/AN12864.pdf》;20200521;全文 *
"Mini SAS连接器的信号完整性分析";尹治宇;《中国优秀硕士学位论文全文数据库》;20170215;全文 *

Also Published As

Publication number Publication date
CN111881075A (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
US7204648B2 (en) Apparatus for enhancing impedance-matching in a high-speed data communications system
US6614664B2 (en) Memory module having series-connected printed circuit boards
US8460036B1 (en) Electrical connector
KR100689967B1 (ko) 개선된 멀티 모듈 메모리 버스 구조를 가진 메모리 시스템
US20170207562A1 (en) Connector having improved contacts
US10158339B2 (en) Capacitive compensation structures using partially meshed ground planes
US9640880B2 (en) Cable connector
US9627787B2 (en) DIMM connector region vias and routing
US9301415B2 (en) Plug standards-compliant circuit modules and connectors
US9402308B2 (en) Plug standards-compliant circuit modules and connectors
JP2007525862A (ja) デジタル伝送システムと共に使用するためのコンパクト電磁気結合器
US6538525B1 (en) Voltage biased section of non-linear transmission line
US10879636B2 (en) Connector and communications device
CN111881075B (zh) 一种pcie金手指及其设计方法
CN107077176B (zh) 两部分电气连接器
US10617003B2 (en) Method for manufacturing a surface mount technology (SMT) pad structure for next generation speeds
US20240164018A1 (en) Non-uniform surface mount pads
US9986651B2 (en) Method for mitigating signal attenuation in printed circuit board connections
US6934163B2 (en) Capacitor for dram connector
CN113453422B (zh) Plcc光模块的封装结构及其制作方法
CN210377460U (zh) 一种CPU单Data线与双DDR内存连接结构
US9767859B2 (en) Printed circuit board and printed wiring board
JP3805736B2 (ja) 伝送線路及びこれを用いた光モジュール
EP1072066B1 (en) A high speed bus contact system
CN110957553A (zh) 一种滤波器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant