CN111862893A - 源极驱动器 - Google Patents

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Abstract

一种源极驱动器。所述源极驱动器包括输出缓冲器、反馈开关以及反馈电压产生电路。输出缓冲器接收输入电压以及产生输出电压。反馈开关的第一端与第二端分别耦接至输出缓冲器的输入端与输出端。在过驱动期间，反馈开关为截止，以及反馈电压产生电路输出反馈电压至输出缓冲器。当输入电压处于上升模式时，反馈电压低于输出电压。当输入电压处于下降模式时，反馈电压高于输出电压。在正常驱动期间，反馈开关为导通，以及反馈电压产生电路不输出反馈电压。

Description

源极驱动器
【技术领域】
本发明是有关于一种显示设备，且特别是有关于一种源极驱动器。
【背景技术】
一般而言，源极驱动器被用来驱动显示面板的多条数据线(或称源极线)。源极驱动器配置有多个驱动信道电路，这些驱动信道电路的每一个经由不同的输出缓冲器去驱动这些数据线中的一条对应数据线。在源极驱动器中，输出缓冲器可以将数字模拟转换器的模拟电压增益后输出给显示面板的数据线。随着显示面板的分辨率以及/或是帧率(framerate)越来越高，对一条扫描线的充电时间越来越短。为了要在短时间内对一个像素(pixel)进行驱动(充电或放电)，输出缓冲器须要足够高的驱动能力。亦即，输出缓冲器须要足够高的转换速率(slew rate)。为了提升转换速率，已知的输出缓冲器的尾电流(tailcurrent)会被静态加大。尾电流的增加，意味着功耗的增加。
【发明内容】
本发明提供一种源极驱动器，其可以在对一个像素(pixel)进行驱动的期间内选择性地使输出缓冲器进行过驱动(overdrive)，以提高输出电压的转换速率。
本发明的一实施例提供一种源极驱动器。所述源极驱动器包括输出缓冲器、反馈开关以及反馈电压产生电路。输出缓冲器的第一输入端用以接收输入电压。输出缓冲器的输出端用以产生输出电压给显示面板的数据线。反馈开关的第一端与第二端分别耦接至输出缓冲器的第二输入端与输出缓冲器的输出端。在过驱动期间，反馈开关为截止，以及反馈电压产生电路产生并输出相关于所述输出电压的反馈电压至输出缓冲器的第二输入端。其中，当所述输入电压处于上升模式时，所述反馈电压低于所述输出电压；以及当所述输入电压处于下降模式时，所述反馈电压高于所述输出电压。在正常驱动期间，反馈开关为导通，以及反馈电压产生电路不输出所述反馈电压至输出缓冲器的第二输入端。
基于上述，本发明各实施例所述源极驱动器可以选择性地改变输出缓冲器的反馈电压。在对一个像素进行驱动的期间可以包括正常驱动期间与/或过驱动期间。所述源极驱动器可以在过驱动期间内调高(或调低)反馈电压，因此输出缓冲器可以选择性地对显示面板的数据线进行过驱动，以提高输出电压的转换速率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
图1是依照本发明实施例说明一种显示设备的电路方框(circuit block)示意图。
图2是依照本发明的一实施例所绘示一种源极驱动器的电路方框示意图。
图3是依照本发明的一实施例说明图2所示阻抗电路的电路方框示意图。
图4是依照本发明的另一实施例说明图2所示阻抗电路的电路方框示意图。
图5是依照本发明的又一实施例说明图2所示阻抗电路的电路方框示意图。
图6是依照本发明的再一实施例说明图2所示阻抗电路的电路方框示意图。
图7是依照本发明的一实施例说明一种源极驱动器的操作方法的流程示意图。
【符号说明】
100：显示设备
110：栅极驱动器
120：源极驱动器
121_1、121_2、121_m：驱动信道电路
130：显示面板
210：闩锁器
220：转换电路
221：电平移位器
222：数字模拟转换器
230：输出缓冲器
240：反馈电压产生电路
241：阻抗电路
250：控制电路
510：数字模拟转换电路
511：数字模拟转换器
512：单元增益缓冲器
DL_1、DL_2、DL_m：数据线
P(1,1)、P(m,1)、P(1,n)、P(m,n)：像素电路
Pc：当前像素数据
Pp：先前像素数据
R1、R2、R3、R4：分压电阻
S1、S2、S3、S4、S5：控制信号
SL_1、SL_2、SL_n：扫描线
SW1：反馈开关
SW2、SW3、SW4、SW5：开关
VDDA：系统电压
Vfb：反馈电压
Vi：输入电压
Vo：输出电压
Vp：先前电压
VSSA：参考电压
S710、S720、S730：步骤
【具体实施方式】
在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。
图1是依照本发明实施例说明一种显示设备100的电路方框(circuit block)示意图。图1所示显示设备100包括栅极驱动器110、源极驱动器120以及显示面板130。显示面板130可以是任何类型的平面面板显示器，例如液晶显示面板、有机发光二极管显示面板或是其他显示面板。显示面板130包含多条扫描线(或称栅极线)、多条数据线(或称源极线)与多个像素电路。例如图1所示，所述多条扫描线包含n条扫描线SL_1、SL_2、…、SL_n，所述多条数据线包含m条数据线DL_1、DL_2、…、DL_m，以及所述多个像素电路包含m*n个像素电路P(1,1)、…、P(m,1)、…、P(1,n)、…、P(m,n)，其中m与n可以是依照设计需求所决定的任何整数。
栅极驱动器110的多个输出端以一对一方式耦接至显示面板130的不同扫描线。栅极驱动器110可以扫描/驱动显示面板130的每一条扫描线。栅极驱动器110可以是任何类型的栅极驱动器。例如，依照设计需求，栅极驱动器110可以是已知的栅极驱动器或是其他栅极驱动器。
源极驱动器120具有多个驱动信道电路，例如图1所示m个驱动信道电路121_1、121_2、…、121_m。这些驱动信道电路121_1～121_m的输出端以一对一方式耦接至显示面板130的不同数据线。驱动信道电路121_1～121_m可以将数字的像素数据转换为对应的输出电压(像素电压)，以及将这些输出电压分别输出给显示面板130的不同数据线。配合栅极驱动器110的扫描时序，源极驱动器120可以经由数据线DL_1～DL_m将这些输出电压写入显示面板130的对应像素电路中以显示影像。
图2是依照本发明的一实施例说明图1所示驱动信道电路121_1的电路方框示意图。图1所示其他驱动信道电路121_2～121_m可以参照图2所示驱动信道电路121_1的相关说明而类推，故不再赘述。图2所示驱动信道电路121_1包括闩锁器210、转换电路220、输出缓冲器230、反馈开关SW1以及反馈电压产生电路240。闩锁器210可以提供当前像素数据Pc给转换电路220。闩锁器210可以是任何类型的闩锁器。例如，依照设计需求，闩锁器210可以是已知的线闩锁器或是其他闩锁器。
转换电路220可以将当前像素数据Pc转换为模拟电压(以下称为输入电压Vi)，以及将输入电压Vi输出给输出缓冲器230。在图2所示实施例中，转换电路220可以包括电平移位器(level shifter)221以及数字模拟转换器(digital to analog converter,DAC)222。电平移位器221可以调大当前像素数据Pc的电压摆幅(voltage swing)，而数字模拟转换器222可以将当前像素数据转换为输入电压Vi。数字模拟转换器222可以将输入电压Vi输出给输出缓冲器230。在其他实施例中，电平移位器221可能会因为设计需求而被省略，使得数字模拟转换器222可以直接接收当前像素数据Pc。
输出缓冲器230可以是任何类型的缓冲电路、放大电路或是增益电路。例如，依照设计需求，输出缓冲器230可以包括已知的运算放大器或是其他放大器。输出缓冲器230的第一输入端(例如是非反相输入端)耦接至数字模拟转换器222的输出端，以接收输入电压Vi。输出缓冲器230的输出端可以产生输出电压Vo给显示面板130的数据线DL_1。
依照应用环境的需求，控制电路250可以选择性地将一个扫描线期间(一个像素电路被开启(turn on)的期间)切分为过驱动(overdrive)期间与正常驱动期间。基于控制电路250对反馈开关SW1以及反馈电压产生电路240的控制，输出缓冲器230可以在过驱动期间对数据线DL_1进行过驱动，而在正常驱动期间对数据线DL_1进行正常驱动。输出缓冲器230可以在过驱动期间内对显示面板130的数据线DL_1进行过驱动，以提高输出电压Vo的转换速率(slew rate)。基此，输出缓冲器230内部的电性参数，例如尾电流(tail current)等，不需要为了提高转换速率而调整/改变。
依照应用环境的需求，控制电路250也可以选择性地将一个扫描线期间(一个像素电路被开启的期间)全部做为正常驱动期间。亦即，输出缓冲器230对数据线DL_1进行的过驱动操作可以选择性地被禁能(disable)。
关于过驱动期间的时间长度，其可以依照应用环境的需求而选择性地被设置。在图1所示实施例中，数据线DL_1耦接显示面板130的近像素电路(例如像素电路P(1,1))与远像素电路(例如像素电路P(1,n))。所述近像素电路至源极驱动器120的距离小于所述远像素电路至源极驱动器120的距离。一般而言，所述远像素电路的时间常数大于所述近像素电路的时间常数。基于设计需求，控制电路250可以依照像素电路在显示面板130中的位置(像素电路至源极驱动器120的距离)而动态地调整所述过驱动期间的时间长度。举例来说，与近像素电路相关的过驱动期间的时间长度小于与远像素电路相关的过驱动期间的时间长度。
反馈开关SW1的第一端与第二端分别耦接至输出缓冲器230的第二输入端(例如是反相输入端)与输出缓冲器230的输出端。反馈开关SW1受控于控制电路250的控制信号S1。控制电路250在过驱动期间截止(turn off)反馈开关SW1，以及在正常驱动期间导通(turnon)反馈开关SW1。当反馈开关SW1为导通时，输出缓冲器230相当于一个单元增益缓冲器(unity gain buffer)。此时，输出电压Vo被用来作为反馈电压而被回馈至输出缓冲器230的第二输入端。因此，输出电压Vo可以追随输入电压Vi。
反馈电压产生电路240耦接至输出缓冲器230。在过驱动期间，反馈电压产生电路240可以产生并输出相关于输出电压Vo的反馈电压Vfb至输出缓冲器230的第二输入端。当输入电压Vi处于“上升模式”时，反馈电压Vfb低于输出电压Vo。当输入电压Vi处于“下降模式”时，反馈电压Vfb高于输出电压Vo。因此，输出缓冲器230可以在过驱动期间内对显示面板130的数据线DL_1进行过驱动，以提高输出电压Vo的转换速率。在正常驱动期间，反馈电压产生电路240可以不输出反馈电压Vfb至输出缓冲器230的第二输入端。亦即，反馈电压产生电路240在正常驱动期间可以不干涉输出缓冲器230的第二输入端。
在图2所示实施例中，“输入电压Vi处于上升模式”可以被定义为“对应于当前像素数据Pc的输入电压Vi大于对应于先前像素数据的输入电压Vi”，以及“输入电压Vi处于下降模式”可以被定义为“对应于当前像素数据Pc的输入电压Vi小于对应于先前像素数据的输入电压Vi”。所述先前像素数据可以被理解为，在前一个扫描线期间中的像素数据。相对地，当前像素数据Pc是在目前扫描线期间中的像素数据。控制电路250可以检查当前像素数据Pc与先前像素数据，以判定输入电压Vi要被拉升或是要被拉降。
当当前像素数据Pc大于先前像素数据并且驱动信道电路121_1操作在正极性(positive polarity)时，控制电路250可以判定“输入电压Vi要被拉升”。或者，当当前像素数据Pc小于先前像素数据并且驱动信道电路121_1操作在负极性(negative polarity)时，控制电路250可以判定“输入电压Vi要被拉升”。亦即，输入电压Vi处于上升模式。当输入电压Vi处于上升模式时，控制电路250控制反馈电压产生电路240，使得反馈电压Vfb低于输出电压Vo。反馈电压Vfb在过驱动期间会被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压Vo可以高于目标电平。所述目标电平可以符合输入电压Vi的电平。反馈电压Vfb在正常驱动期间不会被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为导通)。因此，在正常驱动期间输出电压Vo可以回复至目标电平(例如输入电压Vi的电平)。当当前像素数据Pc小于先前像素数据并且驱动信道电路121_1操作在正极性时，控制电路250可以判定“输入电压Vi要被拉降”。或者，当当前像素数据Pc大于先前像素数据并且驱动信道电路121_1操作在负极性时，控制电路250可以判定“输入电压Vi要被拉降”。亦即，输入电压Vi处于下降模式。当输入电压Vi处于下降模式时，控制电路250控制反馈电压产生电路240，使得反馈电压Vfb高于输出电压Vo。反馈电压Vfb在过驱动期间会被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压Vo可以低于目标电平。所述目标电平可以符合输入电压Vi的电平。反馈电压Vfb在正常驱动期间不会被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为导通)。因此，在正常驱动期间输出电压Vo可以回复至目标电平(例如输入电压Vi的电平)。
在图2所示实施例中，反馈电压产生电路240包括开关SW2、开关SW3、分压电阻R1以及阻抗电路241。开关SW2受控于控制电路250的控制信号S2，而开关SW3受控于控制电路250的控制信号S3。在过驱动期间，控制电路250导通开关SW2以及开关SW3。在正常驱动期间，控制电路250截止开关SW2以及开关SW3。开关SW2的第一端耦接至输出缓冲器230的输出端。开关SW3的第一端耦接至输出缓冲器230的第二输入端。
分压电阻R1的第一端耦接至开关SW2的第二端。分压电阻R1的第二端耦接至开关SW3的第二端。阻抗电路241耦接至第一分压电阻R1的第二端，以提供阻抗。分压电阻R1与阻抗电路241可以进行分压操作，以产生相关于输出电压Vo的反馈电压Vfb。当输入电压Vi处于上升模式时，控制电路250控制阻抗电路241，使得反馈电压Vfb低于输出电压Vo。反馈电压Vfb在过驱动期间会经过开关SW3被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压Vo可以高于目标电平。当输入电压Vi处于下降模式时，控制电路250控制阻抗电路241，使得反馈电压Vfb高于输出电压Vo。反馈电压Vfb在过驱动期间会经过开关SW3被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为截止)。因此，在过驱动期间输出电压Vo可以低于目标电平。反馈电压Vfb在正常驱动期间不会被提供至输出缓冲器230的第二输入端(此时反馈开关SW1为导通)。因此，在正常驱动期间输出电压Vo可以回复至目标电平(例如输入电压Vi的电平)。
图3是依照本发明的一实施例说明图2所示阻抗电路241的电路方框示意图。在图3所示实施例中，阻抗电路241包括分压电阻R2、开关SW4以及开关SW5。分压电阻R2的第一端耦接至分压电阻R1的第二端。分压电阻R1与分压电阻R2的阻值比例可以依照设计需求来决定。分压电阻R1与分压电阻R2可以进行分压操作，以产生相关于输出电压Vo的反馈电压Vfb。
开关SW4的第一端与开关SW5的第一端共同耦接至分压电阻R2的第二端。开关SW4的第二端耦接至参考电压VSSA。依照设计需求，参考电压VSSA可以是低于输出电压Vo的任何电压，例如接地电压或是其他固定电压。开关SW5的第二端耦接至系统电压VDDA。依照设计需求，系统电压VDDA可以是高于输出电压Vo的任何电压。开关SW4受控于控制电路250的控制信号S4，而开关SW5受控于控制电路250的控制信号S5。当输入电压Vi处于上升模式时，控制电路250导通开关SW4并且截止开关SW5。当输入电压Vi处于下降模式时，控制电路250截止开关SW4并且导通开关SW5。
图4是依照本发明的另一实施例说明图2所示阻抗电路241的电路方框示意图。在图4所示实施例中，阻抗电路241包括分压电阻R3、分压电阻R4、开关SW4以及开关SW5。开关SW4的第一端耦接至分压电阻R1的第二端。分压电阻R3的第一端耦接至开关SW4的第二端。分压电阻R3的第二端耦接至参考电压VSSA。依照设计需求，参考电压VSSA可以是低于输出电压Vo的任何电压，例如接地电压或是其他固定电压。开关SW4受控于控制电路250的控制信号S4。当输入电压Vi处于上升模式时，控制电路250导通开关SW4。当输入电压Vi处于下降模式时，控制电路250截止开关SW4。
开关SW5的第一端耦接至分压电阻R1的第二端。分压电阻R4的第一端耦接至开关SW5的第二端。分压电阻R4的第二端耦接至系统电压VDDA。依照设计需求，系统电压VDDA可以是高于输出电压Vo的任何电压。开关SW5受控于控制电路250的控制信号S5。当输入电压Vi处于上升模式时，控制电路250截止开关SW5。当输入电压Vi处于下降模式时，控制电路250导通开关SW5。
分压电阻R3的阻值与分压电阻R4的阻值可以依照设计需求来决定。举例来说，分压电阻R3的阻值可以不同于分压电阻R4的阻值。因此，当输入电压Vi处于上升模式时，分压电阻R1与分压电阻R3可以提供第一阻值比例。当输入电压Vi处于下降模式时，分压电阻R1与分压电阻R4可以提供第二阻值比例，其中第二阻值比例不同于第一阻值比例。
图5是依照本发明的又一实施例说明图2所示阻抗电路241的电路方框示意图。在图5所示实施例中，阻抗电路241包括分压电阻R2以及数字模拟转换电路510。分压电阻R2的第一端耦接至分压电阻R1的第二端。图5所示分压电阻R2可以参照图3所示分压电阻R2的相关说明来类推，故不再赘述。
控制电路250可以记录在前一个扫描线期间中的当前像素数据Pc，作为先前像素数据Pp。数字模拟转换电路510的输入端耦接至控制电路250，以接收先前像素数据Pp。数字模拟转换电路510的输出端耦接至分压电阻R2的第二端。数字模拟转换电路510可以将先前像素数据Pp转换为先前电压Vp。数字模拟转换电路510可以将先前电压Vp输出给分压电阻R2的第二端。当当前像素数据Pc大于先前像素数据Pp并且驱动信道电路121_1操作在正极性时，相关于当前像素数据Pc的输入电压Vi大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压Vfb低于输出电压Vo。当当前像素数据Pc小于先前像素数据Pp并且驱动信道电路121_1操作在正极性时，相关于当前像素数据Pc的输入电压Vi小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压Vfb高于输出电压Vo。
当当前像素数据Pc小于先前像素数据Pp并且驱动信道电路121_1操作在负极性时，相关于当前像素数据Pc的输入电压Vi大于相关于先前像素数据Pp的先前电压Vp，使得反馈电压Vfb低于输出电压Vo。当当前像素数据Pc大于先前像素数据Pp并且驱动信道电路121_1操作在负极性时，相关于当前像素数据Pc的输入电压Vi小于相关于先前像素数据Pp的先前电压Vp，使得反馈电压Vfb高于输出电压Vo。
在图5所示实施例中，数字模拟转换电路510包括数字模拟转换器511以及单元增益缓冲器512。数字模拟转换器511的输入端耦接至控制电路250，以接收先前像素数据Pp。单元增益缓冲器512的输入端耦接至数字模拟转换器511的输出端。单元增益缓冲器512的输出端耦接至分压电阻R2的第二端，以供应先前电压Vp。数字模拟转换电路510可以依据先前像素数据Pp而动态改变先前电压Vp。在其他实施例中，数字模拟转换电路510可以将先前电压Vp自由设定在系统电压VDDA、参考电压VSSA或其他任何电压。
图6是依照本发明的再一实施例说明图2所示阻抗电路241的电路方框示意图。在图6所示实施例中，阻抗电路241包括分压电阻R3、分压电阻R4、开关SW4、开关SW5以及数字模拟转换电路510。图6所示分压电阻R3、分压电阻R4、开关SW4以及开关SW5可以参照图4所示分压电阻R3、分压电阻R4、开关SW4以及开关SW5的相关说明来类推，故不再赘述。
分压电阻R3的第一端耦接至开关SW4的第二端。分压电阻R4的第一端耦接至开关SW5的第二端。数字模拟转换电路510的输出端耦接至分压电阻R3的第二端与分压电阻R4的第二端。数字模拟转换电路510可以将先前像素数据Pp转换为先前电压Vp。数字模拟转换电路510可以将先前电压Vp输出给分压电阻R3的第二端与分压电阻R4的第二端。图6所示数字模拟转换电路510可以参照图5所示数字模拟转换电路510的相关说明来类推，故不再赘述。
依照不同的设计需求，上述控制电路250的方块的实现方式可以是硬件(hardware)、固件(firmware)、软件(software，即程序)或是前述三者中的多者的组合形式。以硬件形式而言，上述控制电路250的方块可以实现于集成电路(integrated circuit)上的逻辑电路。上述控制电路250的相关功能可以利用硬件描述语言(hardwaredescription languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为硬件。举例来说，上述控制电路250的相关功能可以被实现于一或多个控制器、微控制器、微处理器、专用集成电路(Application-specific integrated circuit,ASIC)、数字信号处理器(digital signal processor,DSP)、场可程序逻辑门阵列(Field Programmable GateArray,FPGA)及/或其他处理单元中的各种逻辑区块、模块和电路。
图7是依照本发明的一实施例说明一种源极驱动器的操作方法的流程示意图。在步骤S710中，输出缓冲器230的第一输入端接收输入电压Vi，并且输出缓冲器230的输出端产生输出电压Vo给显示面板130的数据线。在步骤S720中，反馈开关SW1在过驱动期间为截止，而且反馈电压产生电路240在过驱动期间产生并输出相关于输出电压Vo的反馈电压Vfb至输出缓冲器230的第二输入端。其中，当输入电压Vi处于上升模式时，反馈电压Vfb低于输出电压Vo；以及当输入电压Vi处于下降模式时，反馈电压Vfb高于输出电压Vo。在结束过驱动期间后，进入正常驱动期间。在步骤S730中，反馈开关SW1在正常驱动期间为导通，而且反馈电压产生电路240在正常驱动期间不输出反馈电压Vfb至输出缓冲器230的第二输入端。
在一些实施例中，请参照图2与图7，所述的操作方法还包括：由数字模拟转换器222将当前像素数据Pc转换为输入电压Vi；以及由数字模拟转换器222将输入电压Vi输出给输出缓冲器230的第一输入端。其中，“输入电压Vi处于上升模式”被定义为“对应于当前像素数据Pc的输入电压Vi大于对应于先前像素数据Pp的输入电压Vi”，以及”输入电压Vi处于下降模式”被定义为“对应于当前像素数据Pc的输入电压Vi小于对应于先前像素数据Pp的输入电压Vi”。
在一些实施例中，请参照图1与图7，所述数据线耦接显示面板的近像素电路(例如像素电路P(1,1))与远像素电路(例如像素电路P(1,n))。近像素电路至源极驱动器120的距离小于远像素电路至源极驱动器120的距离。与近像素电路相关的过驱动期间小于与远像素电路相关的过驱动期间。
在一些实施例中，请参照图2与图7，所述操作方法还包括：在过驱动期间导通开关SW2，其中开关SW2的第一端耦接至输出缓冲器230的输出端，以及开关SW2的第二端耦接至分压电阻R1的第一端；在过驱动期间导通开关SW3，其中开关SW3的第一端耦接至输出缓冲器230的第二输入端，以及开关SW3的第二端耦接至分压电阻R1的第二端以及阻抗电路241；以及在正常驱动期间截止开关SW2与开关SW3。
在一些实施例中，请参照图3与图7，所述操作方法还包括：当输入电压Vi处于上升模式时，导通开关SW4，其中分压电阻R2的第一端耦接至分压电阻R1的第二端，开关SW4的第一端耦接至分压电阻R2的一第二端，开关SW4的第二端耦接至参考电压VSSA，以及参考电压VSSA低于输出电压Vo；当输入电压Vi处于上升模式时，截止开关SW5，其中开关SW5的第一端耦接至分压电阻R2的第二端，开关SW5的第二端耦接至系统电压VDDA，系统电压VDDA高于输出电压Vo；当输入电压Vi处于下降模式时，截止开关SW4，以及导通开关SW5。
在一些实施例中，请参照图4与图7，所述的操作方法还包括：当输入电压Vi处于上升模式时，导通开关SW4，其中开关SW4的第一端耦接至分压电阻R1的第二端，开关SW4的第二端耦接至分压电阻R3的第一端，分压电阻R3的第二端耦接至参考电压VSSA，以及参考电压VSSA低于输出电压Vo；当输入电压Vi处于上升模式时，截止开关SW5，其中开关SW5的第一端耦接至分压电阻R1的第二端，开关SW5的第二端耦接至分压电阻R4的一第一端，分压电阻R4的第二端耦接至系统电压VDDA，以及系统电压VDDA高于输出电压Vo；当输入电压Vi处于下降模式时，截止开关SW4，以及导通开关SW5。
在一些实施例中，请参照图5与图7，所述操作方法还包括：由数字模拟转换电路510将先前像素数据Pp转换为先前电压Vp；以及由数字模拟转换电路510将先前电压Vp输出给分压电阻R2的第二端，其中分压电阻R2的第一端耦接至分压电阻R1的第二端。
在一些实施例中，请参照图5与图7，所述的操作方法还包括：由数字模拟转换器511的输入端接收先前像素数据Pp，其中单元增益缓冲器512的输入端耦接至数字模拟转换器511的输出端；以及由单元增益缓冲器512的输出端供应先前电压Vp至分压电阻R2的第二端。
在一些实施例中，请参照图6与图7，所述的操作方法还包括：当输入电压Vi处于上升模式时，导通开关SW4，其中开关SW4的第一端耦接至分压电阻R1的第二端，以及开关SW4的第二端耦接至分压电阻R3的第一端；当输入电压Vi处于上升模式时，截止开关SW5，其中开关SW5的第一端耦接至分压电阻R1的第二端，以及开关SW5的第二端耦接至分压电阻R4的第一端；当输入电压Vi处于下降模式时，截止开关SW4；当输入电压Vi处于下降模式时，导通开关SW5；由数字模拟转换电路510将先前像素数据Pp转换为先前电压Vp；以及由数字模拟转换电路510将先前电压Vp输出给分压电阻R3的第二端与分压电阻R4的第二端。
综上所述，本发明各实施例所述源极驱动器120及其操作方法可以选择性地改变输出缓冲器230的反馈电压。在对一个像素进行驱动的期间可以包括过驱动期间与正常驱动期间。所述源极驱动器120可以在过驱动期间内调高(或调低)输出缓冲器230的反馈电压，因此输出缓冲器230可以选择性地对显示面板130的数据线进行过驱动，以提高输出电压Vo的转换速率。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求书所界定者为准。

Claims (10)

1.一种源极驱动器，包括：
一输出缓冲器，具有一第一输入端用以接收一输入电压，其中所述输出缓冲器的一输出端用以产生一输出电压给一显示面板的一数据线；
一反馈开关，具有一第一端与一第二端分别耦接至所述输出缓冲器的一第二输入端与所述输出缓冲器的所述输出端，其中所述反馈开关在一过驱动期间为截止，以及所述反馈开关在一正常驱动期间为导通；以及
一反馈电压产生电路，用以在所述过驱动期间产生并输出相关于所述输出电压的一反馈电压至所述输出缓冲器的所述第二输入端，以及在所述正常驱动期间不输出所述反馈电压至所述输出缓冲器的所述第二输入端，其中当所述输入电压处于一上升模式时，所述反馈电压低于所述输出电压，以及当所述输入电压处于一下降模式时，所述反馈电压高于所述输出电压。
2.根据权利要求1所述的源极驱动器，还包括：
一数字模拟转换器，耦接至所述输出缓冲器的所述第一输入端，用以将一当前像素数据转换为所述输入电压，以及将所述输入电压输出给所述输出缓冲器的所述第一输入端；
其中“所述输入电压处于所述上升模式”被定义为“对应于所述当前像素数据的所述输入电压大于对应于一先前像素数据的所述输入电压”，以及“所述输入电压处于所述下降模式”被定义为“对应于所述当前像素数据的所述输入电压小于对应于所述先前像素数据的所述输入电压”。
3.根据权利要求1所述的源极驱动器，其中所述数据线耦接所述显示面板的一近像素电路与一远像素电路，所述近像素电路至所述源极驱动器的距离小于所述远像素电路至所述源极驱动器的距离，以及与所述近像素电路相关的所述过驱动期间小于与所述远像素电路相关的所述过驱动期间。
4.根据权利要求1所述的源极驱动器，其中所述反馈电压产生电路包括：
一第一开关，具有一第一端耦接至所述输出缓冲器的所述输出端，其中所述第一开关在所述过驱动期间为导通，以及所述第一开关在所述正常驱动期间为截止；
一第二开关，具有一第一端耦接至所述输出缓冲器的所述第二输入端，其中所述第二开关在所述过驱动期间为导通，以及所述第二开关在所述正常驱动期间为截止；
一第一分压电阻，具有一第一端耦接至所述第一开关的一第二端，其中所述第一分压电阻的一第二端耦接至所述第二开关的一第二端；以及
一阻抗电路，耦接至所述第一分压电阻的所述第二端。
5.根据权利要求4所述的源极驱动器，其中所述阻抗电路包括：
一第二分压电阻，具有一第一端耦接至所述第一分压电阻的所述第二端；
一第三开关，具有一第一端耦接至所述第二分压电阻的一第二端，其中所述第三开关的一第二端耦接至一参考电压，所述参考电压低于所述输出电压，当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；以及
一第四开关，具有一第一端耦接至所述第二分压电阻的所述第二端，其中所述第四开关的一第二端耦接至一系统电压，所述系统电压高于所述输出电压，当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通。
6.根据权利要求4所述的源极驱动器，其中所述阻抗电路包括：
一第三开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；
一第二分压电阻，具有一第一端耦接至所述第三开关的一第二端，其中所述第二分压电阻的一第二端耦接至一参考电压，所述参考电压低于所述输出电压；
一第四开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通；以及
一第三分压电阻，具有一第一端耦接至所述第四开关的一第二端，其中所述第三分压电阻的一第二端耦接至一系统电压，所述系统电压高于所述输出电压。
7.根据权利要求4所述的源极驱动器，其中所述阻抗电路包括：
一第二分压电阻，具有一第一端耦接至所述第一分压电阻的所述第二端；以及
一数字模拟转换电路，具有一输出端耦接至所述第二分压电阻的一第二端，用以将一先前像素数据转换为一先前电压，以及将所述先前电压输出给所述第二分压电阻的所述第二端。
8.根据权利要求7所述的源极驱动器，其中所述数字模拟转换电路包括：
一数字模拟转换器，具有一输入端用以接收所述先前像素数据；以及
一单元增益缓冲器，具有一输入端耦接至所述数字模拟转换器的一输出端，其中所述单元增益缓冲器的一输出端耦接至所述第二分压电阻的所述第二端以供应所述先前电压。
9.根据权利要求4所述的源极驱动器，其中所述阻抗电路包括：
一第三开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第三开关为导通，以及当所述输入电压处于所述下降模式时所述第三开关为截止；
一第二分压电阻，具有一第一端耦接至所述第三开关的一第二端；
一第四开关，具有一第一端耦接至所述第一分压电阻的所述第二端，其中当所述输入电压处于所述上升模式时所述第四开关为截止，以及当所述输入电压处于所述下降模式时所述第四开关为导通；
一第三分压电阻，具有一第一端耦接至所述第四开关的一第二端；以及
一数字模拟转换电路，具有一输出端耦接至所述第二分压电阻的一第二端与所述第三分压电阻的一第二端，用以将一先前像素数据转换为一先前电压，以及将所述先前电压输出给所述第二分压电阻的所述第二端与所述第三分压电阻的所述第二端。
10.根据权利要求1所述的源极驱动器，其中所述输出缓冲器包括一运算放大器。
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