CN111817680A - 滤波器及其制造方法、多工器、通信设备 - Google Patents
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Abstract
本发明涉及滤波器技术领域，特别地涉及一种滤波器及其制造方法、多工器、通信设备。在该滤波器中，谐振器的电极层和压电层之间的厚度比限定在一定的数值范围内，此结构的滤波器，既能消除高次谐振的影响，同时，控制滤波器的插损、带宽等性能的恶化在可接受的范围。
Description
技术领域
本发明涉及滤波器技术领域，特别地涉及一种滤波器及其制造方法、多工器、通信设备。
背景技术
近年来的通信设备小型化和高性能趋势的加快，给射频前端提出了更高的挑战。在射频通信前端中，一方面要通过减小芯片和封装基板的尺寸来实现小型化，另一方面要通过减少损耗来源以及更好的谐振器配合设计来实现更好的性能。在现有的滤波器结构中，用于匹配的无源器件较多，同时用于改善特定性能比如滚降插损等也需要额外引入更多的电感、电容、耦合等多种结构。
普通的滤波器的一种典型结构如图1所示，图1是根据现有技术中的声波滤波器的一种结构的示意图。这种滤波器100中，输入端131和输出端132之间有电感121、122以及多个谐振器(通常称作串联谐振器)101～104，各串联谐振器的连接点与接地端之间的多个支路(通常称作并联支路)上分别设置有谐振器111～113(通常称作并联谐振器)，以及电感123～125。各并联谐振器上添加有质量负载层，使并联谐振器的频率和串联谐振器的频率具有差异从而形成滤波器的通带。
为了进一步缩小滤波器所占用的空间，将原仅设置在上晶圆的部分谐振器(串联谐振器和/或并联谐振器)拆分设置到下晶圆。现有技术中，通过改变串联和并联谐振器的电极层和压电层厚度的比例，可以消除高次谐振的影响，改善高频处的带外抑制。但是，电极层和压电层厚度比例的改变会影响谐振器的性能，比如损耗特性，机电耦合系数特性等。
发明内容
有鉴于此，本发明提供了一种滤波器及其制造方法、多工器、通信设备，有助于提高滤波器性能。
为实现上述目的，根据本发明的一个方面，提供了一种滤波器。
本发明的滤波器包括上下层叠的上晶圆和下晶圆，全部串联谐振器设置在上晶圆，全部并联谐振器设置在下晶圆；或者，全部串联谐振器设置在下晶圆，全部并联谐振器设置在上晶圆，全部或部分的串联谐振器，和/或全部或部分的并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.6～2.6。
可选地，串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.7～2.2。
可选地，上电极、下电极和压电层的厚度包含该层的质量负载的厚度。
可选地，压电层中包含多种材料，用于改变其介电常数；串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.6X～2.6X；其中，X为压电层中最大介电常数与最小介电常数之间的比值。
可选地，串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.7X～2.2X。
根据本发明的另一方面，提供了一种滤波器制造方法。
本发明的滤波器制造方法包括以下步骤：在晶圆上制造电极层和压电层形成串联谐振器和并联谐振器，串联谐振器和并联谐振器构成滤波器梯形结构；其中，将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.6～2.6，以改善滤波器高次谐振处的带外抑制。
可选地，将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.7～2.2，以改善滤波器高次谐振处的带外抑制。
可选地，在压电层中掺杂不同的材料，使不同的压电层具有多种介电常数，将同一谐振器的电极层和压电层之间的厚度比设为0.6X～2.6X；其中，X为压电层中最大介电常数与最小介电常数之间的比值。
可选地，将同一谐振器的电极层和压电层之间的厚度比设为0.7X～2.2X。
根据本发明的又一方面，提供了一种多工器，其包括本发明所述的滤波器。
根据本发明的又一方面，提供了一种通信设备，其包括本发明所述的滤波器。
根据本发明的技术方案，对滤波器中的谐振器的电极层和压电层的厚度比进行了限定，因此，使得多工器中的滤波器既能消除高次谐振的影响，同时，控制滤波器的插损、带宽等性能的恶化在可接受的范围内。
附图说明
为了说明而非限制的目的，现在将根据本发明的优选实施例、特别是参考附图来描述本发明，其中：
图1是根据现有技术的一种滤波器拓扑结构的示意图；
图2为本发明实施方式提供的谐振器的剖面图；
图3为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图；
图4为本发明实施方式提供的滤波器的插损恶化对比曲线图；
图5为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图；
图6为本发明实施方式提供的滤波器的插损恶化对比曲线图；
图7为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图；
图8为本发明实施方式提供的滤波器的插损恶化对比曲线图；
图9为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图；
图10为本发明实施方式提供的滤波器的插损恶化对比曲线图；
图11为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图；
图12为本发明实施方式提供的滤波器的插损恶化对比曲线图；
图13为本发明实施方式提供的另一种谐振器的剖面图；
图14为本发明实施方式提供的滤波器制造方法的流程图。
具体实施方式
本发明实施方式中，限定谐振器中电极层和压电层的厚度比例在一定范围内，使用该比例范围，既能消除高次谐振的影响，同时，控制滤波器的插损、带宽等性能的恶化在可接受的范围内，以下具体加以说明。
图2为本发明实施方式提供的谐振器的剖面图。图2所示，谐振器包括叠加设置的上电极1、压电层2、下电极3和衬底4。本发明实施方式中，电极层和压电层的厚度比的取值范围为0.6～2.6，优选地，为0.7～2.2，其中，电极层的厚度为上电极和下电极的厚度总和。
图3为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图。图4为本发明实施方式提供的滤波器的插损恶化对比曲线图。图3和图4中，实线为并联谐振器电极层和压电层的厚度比例改变后的曲线，虚线为并联谐振器的厚度比例未改变时的曲线，其中，改变后的电极层和压电层的厚度比例为3.3。
由图3可知，通过改变并联谐振器中电极层和压电层的厚度比例，可使高次谐振频率处的抑制有明显的改善；由图4可知，通过改变并联谐振器中电极层和压电层的厚度比例，因谐振器损耗等特性恶化，导致谐振器的插损等指标有明显恶化。
图5为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图。图6为本发明实施方式提供的滤波器的插损恶化对比曲线图。图5和图6中，实线为并联谐振器电极层和压电层的厚度比例改变后的曲线，虚线为并联谐振器厚度比例未改变时的曲线，其中，改变后的电极层和压电层的厚度比例为0.6。
由图5可知，通过改变(降低)并联谐振器中电极层和压电层的厚度比例，可使高次谐振频率处的抑制有明显的改善；由图6可知，通过改变(降低)并联谐振器中电极层和压电层的厚度比例，虽然同样存在谐振器插损恶化，但是相对于图4所示的曲线其恶化程度明显减小。
图7为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图。图8为本发明实施方式提供的滤波器的插损恶化对比曲线图。图7和图8中，实线为串联谐振器电极层和压电层的厚度比例改变后的曲线，虚线为串联谐振器厚度比例未改变时的曲线，其中，改变后的电极层和压电层的厚度比例为2.6。
由图7可知，通过改变串联谐振器中电极层和压电层的厚度比例，可使高次谐振频率处的抑制有明显的改善；由图8可知，通过改变串联谐振器中电极层和压电层的厚度比例，虽然同样存在谐振器插损恶化，但是相对于图4所示的曲线其恶化程度明显减小。
图9为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图。图10为本发明实施方式提供的滤波器的插损恶化对比曲线图。图9和图10中，实线为并联谐振器电极层和压电层的厚度比例改变后的曲线，虚线为并联谐振器厚度比例未改变时的曲线，其中，改变后的电极层和压电层的厚度比例为0.7。
由图9可知，通过改变并联谐振器中电极层和压电层的厚度比例，可使高次谐振频率处的抑制有明显的改善；由图10可知，通过改变并联谐振器中电极层和压电层的厚度比例，虽然同样存在谐振器插损恶化，但是相对于图4所示的曲线其恶化程度明显减小。
图11为本发明实施方式提供的滤波器的高次谐振处的抑制的对比曲线图。图12为本发明实施方式提供的滤波器的插损恶化对比曲线图。图11和图12中，实线为串联谐振器电极层和压电层的厚度比例改变后的曲线，虚线为串联谐振器厚度比例未改变时的曲线，其中，改变后的电极层和压电层的厚度比例为2.2。
由图11可知，通过改变串联谐振器中电极层和压电层的厚度比例，可使高次谐振频率处的抑制有明显的改善；由图12可知，通过改变串联谐振器中电极层和压电层的厚度比例，虽然同样存在谐振器插损恶化，但是相对于图4所示的曲线其恶化程度明显减小。
通过上述厚度比例的对比，本发明实施方式中，对于电极层和压电层的厚度比例限定为0.6～2.6，优选地，为0.7～2.2。
图2所示的谐振器中，其压电层为同一材料，即压电层具有一个介电常数。图13为本发明实施方式提供的另一种谐振器的剖面图。图13中，压电层2掺杂有多种压电材料，其厚度小于图2所示的压电层2的厚度，通过掺杂压电材料的方式可改变压电层的介电常数。当压电层掺杂多种材料时，所需要的压电层的厚度较小，因此，对应的电极层厚度需要增加，电极层与压电层的厚度比例也会提高。当压电层为多种压电材料时，电极层与压电层的厚度比例提高系数为X，X为压电层中最大介电常数与最小介电常数之间的比值。当谐振器采用掺杂材料的压电层时，限定其电极层和压电层的厚度比例为0.6X～2.6X，优选地，为0.7X～2.2X。
图14为本发明实施方式提供的滤波器制造方法的流程图。如图14所示一种滤波器制造方法，包括如下步骤：
S1：在晶圆上制造电极层和压电层形成串联谐振器和并联谐振器，串联谐振器和并联谐振器构成滤波器梯形结构；
S2：将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.6～2.6，以改善滤波器高次谐振处的带外抑制，从而使滤波器的性能恶化在限定范围内。
所述步骤2中，优选地，将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.7～2.2，以改善滤波器高次谐振处的带外抑制，从而使滤波器的性能恶化的限定范围进一步缩小。
本发明实施方式提供的滤波器制造方法中，还可以在压电层中掺杂不同的压电层材料，从而使压电层具有多种介电常数，将同一谐振器的电极层和压电层之间的厚度比设为0.6X～2.6X；其中，X为压电层中最大介电常数与最小介电常数之间的比值。优选地，将同一谐振器的电极层和压电层之间的厚度比设为0.7X～2.2X。
本发明实施方式还提供一种多工器，该多工器采用上述滤波器，由于对滤波器中的谐振器的电极层和压电层的厚度比进行了限定，因此，使得多工器中的滤波器既能消除高次谐振的影响，同时，控制滤波器的插损、带宽等性能的恶化在可接受的范围内。
本发明实施方式还提供一种通信设备，该通信设备采用上述滤波器，由于对滤波器中的谐振器的电极层和压电层的厚度比进行了限定，因此，使得通信设备中的滤波器既能消除高次谐振的影响，同时，控制滤波器的插损、带宽等性能的恶化在可接受的范围内。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，取决于设计要求和其他因素，可以发生各种各样的修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (11)
1.一种滤波器，包括上下层叠的上晶圆和下晶圆，全部串联谐振器设置在上晶圆，全部并联谐振器设置在下晶圆；或者，全部串联谐振器设置在下晶圆，全部并联谐振器设置在上晶圆，其特征在于，
全部或部分的串联谐振器，和/或全部或部分的并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.6～2.6。
2.根据权利要求1所述的滤波器，其特征在于，串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.7～2.2。
3.根据权利要求2所述的滤波器，其特征在于，上电极、下电极和压电层的厚度包含该层的质量负载的厚度。
4.根据权利要求1所述的滤波器，其特征在于，
压电层中包含多种材料，用于改变其介电常数；
串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.6X～2.6X；其中，X为压电层中最大介电常数与最小介电常数之间的比值。
5.根据权利要求4所述的滤波器，其特征在于，串联谐振器和/或并联谐振器中，同一谐振器上电极和下电极的总厚度与压电层的厚度之比为0.7X～2.2X。
6.一种滤波器制造方法，其特征在于，包括以下步骤：
在晶圆上制造电极层和压电层形成串联谐振器和并联谐振器，串联谐振器和并联谐振器构成滤波器梯形结构；
其中，将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.6～2.6，以改善滤波器高次谐振处的带外抑制。
7.根据权利要求6所述的方法，其特征在于，将同一谐振器上电极和下电极的总厚度与压电层的厚度之比设为0.7～2.2，以改善滤波器高次谐振处的带外抑制。
8.根据权利要求6所述的方法，其特征在于，在压电层中掺杂不同的材料，使不同的压电层具有多种介电常数，将同一谐振器的电极层和压电层之间的厚度比设为0.6X～2.6X；
其中，X为压电层中最大介电常数与最小介电常数之间的比值。
9.根据权利要求8所述的方法，其特征在于，将同一谐振器的电极层和压电层之间的厚度比设为0.7X～2.2X。
10.一种多工器，其特征在于，包括权利要求1至5中任一项所述的滤波器。
11.一种通信设备，其特征在于，包括权利要求1至5中任一项所述的滤波器。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Filter and its manufacturing method, multiplexer and communication equipment Effective date of registration: 20210908 Granted publication date: 20210601 Pledgee: Tianjin TEDA Haihe intelligent manufacturing industry development fund partnership (L.P.) Pledgor: ROFS MICROSYSTEM(TIANJIN) Co.,Ltd. Registration number: Y2021980009022 |
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| PP01 | Preservation of patent right | ||
| PP01 | Preservation of patent right |
Effective date of registration: 20240130 Granted publication date: 20210601 |