CN111813707B - 一种数据同步方法、装置、设备及存储介质 - Google Patents
一种数据同步方法、装置、设备及存储介质 Download PDFInfo
- Publication number
- CN111813707B CN111813707B CN202010692675.2A CN202010692675A CN111813707B CN 111813707 B CN111813707 B CN 111813707B CN 202010692675 A CN202010692675 A CN 202010692675A CN 111813707 B CN111813707 B CN 111813707B
- Authority
- CN
- China
- Prior art keywords
- memory address
- data
- processor
- memory
- synchronized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 230000015654 memory Effects 0.000 claims abstract description 242
- 230000001360 synchronised effect Effects 0.000 claims abstract description 93
- 238000013507 mapping Methods 0.000 claims abstract description 67
- 238000004891 communication Methods 0.000 claims description 18
- 238000004590 computer program Methods 0.000 claims description 10
- 238000004364 calculation method Methods 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 3
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 230000008569 process Effects 0.000 description 12
- 230000009471 action Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/20—Information retrieval; Database structures therefor; File system structures therefor of structured data, e.g. relational data
- G06F16/27—Replication, distribution or synchronisation of data between databases or within a distributed database system; Distributed database system architectures therefor
- G06F16/275—Synchronous replication
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Databases & Information Systems (AREA)
- Computing Systems (AREA)
- Data Mining & Analysis (AREA)
- Multi Processors (AREA)
Abstract
本申请公开了一种数据同步方法、装置、设备及存储介质。该方法应用于PCIE非透明桥，步骤包括：获取本地处理器架构中处理器之间的内存地址映射关系；接收由源处理器传入的待同步数据以及待同步数据的源内存地址；根据内存地址映射关系获取与源内存地址对应的目的内存地址；将待同步数据发送至目的处理器的目的内存地址。本方法在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。本申请还提供一种数据同步装置、设备及存储介质，有益效果同上所述。
Description
技术领域
本申请涉及数据存储领域，特别是涉及一种数据同步方法、装置、设备及存储介质。
背景技术
在数据存储领域，数据存储的可靠性尤为重要。存储整机的可靠性离不开所挂设备，同步数据的可靠性。
PCIE(peripheral component interconnect express，高速串行计算机扩展总线标准)非透明桥(NTB)通常用于嵌入式智能输入输出板卡，它连接两个独立的处理器域,从设备侧的资源和地址对主设备侧的主系统是不可见的。允许从设备侧的本地处理器独立地配置和控制其子系统。从设备侧和主设备侧的地址完全独立。PCIE非透明桥能够在存储设备的处理器之间起到同步数据的重要作用，进而通过实现存储设备的数据在处理器之间相冗余，保证数据的可靠存储，处理器之间数据同步的过程，本质上是处理器之间基于处理器芯片将数据同步至内存的过程。随着存储设备及存储设备所包含的处理器芯片的不断发展，处理器芯片的架构及种类有了更多的选择，存储设备的中的多个处理器之间已不限于基于x86平台的处理器芯片实现数据同步。对于x86平台以外的处理器平台而言，内存地址往往具有离散且不连续的特征，在此情况下，难以确保通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
由此可见，提供一种数据同步方法，以相对确保通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性，是本领域技术人员需要解决的问题。
发明内容
本申请的目的是提供一种数据同步方法、装置、设备及存储介质，以相对确保通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
为解决上述技术问题，本申请提供一种数据同步方法，应用于PCIE非透明桥，包括：
获取本地处理器架构中处理器之间的内存地址映射关系；
接收由源处理器传入的待同步数据以及待同步数据的源内存地址；
根据内存地址映射关系获取与源内存地址对应的目的内存地址；
将待同步数据发送至目的处理器的目的内存地址。
优选地，获取本地处理器架构中处理器之间的内存地址映射关系，包括：
获取本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息；
根据内存容量以及内存地址分布信息计算得到内存地址映射关系。
优选地，在将待同步数据发送至目的处理器的目的内存地址之前，方法还包括：
获取目的内存地址下的原始数据；
判断原始数据是否与待同步数据一致；
如果原始数据与待同步数据一致，则停止同步待同步数据；
否则，执行将待同步数据发送至目的处理器的目的内存地址的步骤。
优选地，在将待同步数据发送至目的处理器的目的内存地址之前，方法还包括：
判断源处理器与目的处理器之间是否处于通信连通状态；
如果源处理器与目的处理器之间处于通信连通状态，则执行将待同步数据发送至目的处理器的目的内存地址的步骤；
否则，建立源处理器与目的处理器之间的通信连通状态，并执行将待同步数据发送至目的处理器的目的内存地址的步骤。
优选地，本地处理器架构包括ARM处理器架构。
此外，本申请还提供一种数据同步装置，包括：
映射关系获取模块，用于获取本地处理器架构中处理器之间的内存地址映射关系；
数据接收模块，用于接收由源处理器传入的待同步数据以及待同步数据的源内存地址；
地址获取模块，用于根据内存地址映射关系获取与源内存地址对应的目的内存地址；
数据同步模块，用于将待同步数据发送至目的处理器的目的内存地址。
优选地，映射关系获取模块，包括：
信息获取模块，用于获取本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息；
信息计算模块，用于根据内存容量以及内存地址分布信息计算得到内存地址映射关系。
优选地，装置还包括：
原始数据获取模块，用于获取目的内存地址下的原始数据；
判断模块，用于判断原始数据是否与待同步数据一致，如果是，则调用停止模块，否则，调用数据同步模块；
调用停止模块，用于停止同步待同步数据。
此外，本申请还提供一种PCIE非透明桥设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现如上述的数据同步方法的步骤。
此外，本申请还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述的数据同步方法的步骤。
本申请所提供的数据同步方法，应用于PCIE非透明桥，首先获取本地处理器架构中处理器之间的内存地址映射关系，进而接收由源处理器传入的待同步数据以及待同步数据的源内存地址，并根据内存地址映射关系获取与源内存地址对应的目的内存地址，进而将待同步数据发送至目的处理器的目的内存地址。本方法在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。此外，本申请还提供一种数据同步装置、设备及存储介质，有益效果同上所述。
附图说明
为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例公开的一种数据同步方法的流程图；
图2为本申请实施例公开的一种数据同步装置的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。
PCIE非透明桥能够在存储设备的处理器之间起到同步数据的重要作用，进而通过实现存储设备的数据在处理器之间相冗余，保证数据的可靠存储，处理器之间数据同步的过程，本质上是处理器之间基于处理器芯片将数据同步至内存的过程。随着存储设备及存储设备所包含的处理器芯片的不断发展，处理器芯片的架构及种类有了更多的选择，存储设备的中的多个处理器之间已不限于基于x86平台的处理器芯片实现数据同步。对于x86平台以外的处理器平台而言，内存地址往往具有离散且不连续的特征，在此情况下，难以确保通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
为此，本申请的核心是提供一种数据同步方法，以相确保通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。
请参见图1所示，本申请实施例公开了一种数据同步方法，应用于PCIE非透明桥，包括：
步骤S10：获取本地处理器架构中处理器之间的内存地址映射关系。
需要说明的是，本实施例的执行主体为设置于处理器之间的PCIE非透明桥，即NTB(Non-Transparent Bridge)，PCIE非透明桥的目的是对处理器之间的内存数据进行同步。由于考虑到可能存在不同处理器之间内存的内存地址不完全一致，也就是说，本地处理器架构中不同处理器的内存地址直接无法直接对应，因此如果直接将源处理器某一内存地址下的数据直接发送至目的处理器中的相同内存地址进行存储时，可能会造成数据同步失败，或造成覆盖其它已同步数据导致其它已同步数据丢失的情况，因此本步骤在进行数据同步时，首先获取本地处理器架构中处理器之间的内存地址映射关系，此处的内存地址映射关系指的是不同处理器之间内存地址的对应关系，并且在该地址映射关系中的存在映射关系的内存地址之间是唯一对应的。
本实施例中，具体是可以通过启用PCIE非透明桥(NTB)的A-LUT(address lookuptable)功能实现内存地址映射关系的建立以及使用。
步骤S11：接收由源处理器传入的待同步数据以及待同步数据的源内存地址。
在获取到本地处理器架构中处理器之间的内存地址映射关系之后，本步骤进一步接收由源处理器传入的待同步数据以及待同步数据的源内存地址，目的是为了在后续步骤中进一步根据源内存地址获取到地址映射关系中相应的目的内存地址。
步骤S12：根据内存地址映射关系获取与源内存地址对应的目的内存地址。
需要说明的是，在接收由源处理器传入的待同步数据以及待同步数据的源内存地址之后，本步骤进一步根据内存地址映射关系获取与源内存地址对应的目的内存地址，此处所指的目的内存地址是目的处理器中的内存与源处理器中的内存之间存在数据同步关系的内存地址。
步骤S13：将待同步数据发送至目的处理器的目的内存地址。
进而在根据内存地址映射关系获取与源内存地址对应的目的内存地址，本步骤进一步将待同步数据发送至目的处理器的目的内存地址，具体可以是通过向目的处理器发起同步请求，同步请求中包含有目的内存地址以及待同步数据，进而由目的处理器接收同步请求，并根据同步请求将待同步数据存储至自身所对应内存的目的内存地址下。
本申请所提供的数据同步方法，应用于PCIE非透明桥，首先获取本地处理器架构中处理器之间的内存地址映射关系，进而接收由源处理器传入的待同步数据以及待同步数据的源内存地址，并根据内存地址映射关系获取与源内存地址对应的目的内存地址，进而将待同步数据发送至目的处理器的目的内存地址。本方法在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
在上述实施例的基础上，作为一种优选的实施方式，获取本地处理器架构中处理器之间的内存地址映射关系，包括：
获取本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息；
根据内存容量以及内存地址分布信息计算得到内存地址映射关系。
需要说明的是，在本实施方式中，获取本地处理器架构中处理器之间的内存地址映射关系时，具体采用的方式是先获取本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息，其中，内存容量指的是与处理器对应的内存芯片或内存条的可用容量，而内存槽的内存地址分布信息，指的是内存槽对应被分配的内存地址或内存地址区间。在获取到本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息之后，进一步根据内存容量以及内存地址分布信息计算得到内存地址映射关系，也就是说，根据各个处理器对应的内存容量以及所具有的内存槽的内存地址分布信息进一步统计各个处理器有效的内存地址，进而建立得到各处理器之间的内存地址映射关系。本实施方式对内存地址映射关系的获取过程做了进一步的细化，进一步确保了内存地址映射关系的准确性，进而确保了数据同步过程的整体可靠性。
在上述实施例的基础上，作为一种优选的实施方式，在将待同步数据发送至目的处理器的目的内存地址之前，方法还包括：
获取目的内存地址下的原始数据；
判断原始数据是否与待同步数据一致；
如果原始数据与待同步数据一致，则停止同步待同步数据；
否则，执行将待同步数据发送至目的处理器的目的内存地址的步骤。
需要说明的是，为了避免处理器之间对相同的数据进行重复同步，本实施方式在将待同步数据发送至目的处理器的目的内存地址之前，首先获取目的内存地址下的原始数据，进而判断原始数据是否与待同步数据一致，如果原始数据与待同步数据一致，则认为待同步数据已经同步至目的处理器的目的内存地址，因此停止同步待同步数据，相反的，如果原始数据与待同步数据不一致，则执行将待同步数据发送至目的处理器的目的内存地址的步骤，以此实现将源处理器的内存中的待同步数据同步至目的处理器的内存的目的。本实施方式进一步确保了数据同步过程的整体效率以及可靠性。
在上述实施例的基础上，作为一种优选的实施方式，在将待同步数据发送至目的处理器的目的内存地址之前，方法还包括：
判断源处理器与目的处理器之间是否处于通信连通状态；
如果源处理器与目的处理器之间处于通信连通状态，则执行将待同步数据发送至目的处理器的目的内存地址的步骤；
否则，建立源处理器与目的处理器之间的通信连通状态，并执行将待同步数据发送至目的处理器的目的内存地址的步骤。
需要说明的是，本实施方式的重点在于，在将待同步数据发送至目的处理器的目的内存地址之前，进一步判断源处理器与目的处理器之间是否处于通信连通状态，目的是判定源处理器与目的处理器之间是否能够通过PCIE非透明桥实现数据通信，进而当判定源处理器与目的处理器之间处于通信连通状态时，则认为源处理器与目的处理器之间能够通过PCIE非透明桥实现数据通信，进而执行将待同步数据发送至目的处理器的目的内存地址的步骤；当判定源处理器与目的处理器之间未处于通信连通状态时，则认为源处理器与目的处理器之间不能够通过PCIE非透明桥实现数据通信，进而本实施例在此情况下，建立源处理器与目的处理器之间的通信连通状态，并在此基础上执行将待同步数据发送至目的处理器的目的内存地址的步骤。本实施方式确保了源处理器与目的处理器之间能够正常通信，进一步保证了数据同步过程的整体效率以及可靠性。
在上述一系列实施方式的基础上，作为一种优选的实施方式，本地处理器架构包括ARM处理器架构。
需要说明的是，由于考虑到ARM(Advanced RISC Machine，进阶精简指令集机器)处理器架构中的ARM处理器广泛使用在嵌入式系统设计，具有较低的运行功耗，因此本实施方式是基于ARM处理器架构实现的NTB间通信的新方案，能够进一步降低数据同步过程中的整体运算功耗。
请参见图2所示，本申请实施例提供了一种数据同步装置，包括：
映射关系获取模块10，用于获取本地处理器架构中处理器之间的内存地址映射关系；
数据接收模块11，用于接收由源处理器传入的待同步数据以及待同步数据的源内存地址；
地址获取模块12，用于根据内存地址映射关系获取与源内存地址对应的目的内存地址；
数据同步模块13，用于将待同步数据发送至目的处理器的目的内存地址。
更进一步的，作为一种优选的实施方式，映射关系获取模块，包括：
信息获取模块，用于获取本地处理器架构中各处理器的内存容量以及内存槽的内存地址分布信息；
信息计算模块，用于根据内存容量以及内存地址分布信息计算得到内存地址映射关系。
更进一步的，作为一种优选的实施方式，装置还包括：
原始数据获取模块，用于获取目的内存地址下的原始数据；
判断模块，用于判断原始数据是否与待同步数据一致，如果是，则调用停止模块，否则，调用数据同步模块；
调用停止模块，用于停止同步待同步数据。
本申请所提供的数据同步装置，应用于PCIE非透明桥，首先获取本地处理器架构中处理器之间的内存地址映射关系，进而接收由源处理器传入的待同步数据以及待同步数据的源内存地址，并根据内存地址映射关系获取与源内存地址对应的目的内存地址，进而将待同步数据发送至目的处理器的目的内存地址。本装置在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
此外，本申请实施例还提供一种PCIE非透明桥设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行计算机程序时实现如上述的数据同步方法的步骤。
本申请所提供的PCIE非透明桥设备，首先获取本地处理器架构中处理器之间的内存地址映射关系，进而接收由源处理器传入的待同步数据以及待同步数据的源内存地址，并根据内存地址映射关系获取与源内存地址对应的目的内存地址，进而将待同步数据发送至目的处理器的目的内存地址。本设备在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥设备进行处理器之间数据同步的整体准确性以及可靠性。
此外，本申请实施例还提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如上述数据同步方法的步骤。
本申请所提供的计算机可读存储介质，应用于PCIE非透明桥，首先获取本地处理器架构中处理器之间的内存地址映射关系，进而接收由源处理器传入的待同步数据以及待同步数据的源内存地址，并根据内存地址映射关系获取与源内存地址对应的目的内存地址，进而将待同步数据发送至目的处理器的目的内存地址。本计算机可读存储介质在处理器平台中各处理器的内存地址离散且不连续的场景下，通过建立不同处理器之间的内存地址映射关系，进而根据内存地址映射关系进行处理器之间的内存数据同步，相对确保了通过PCIE非透明桥进行处理器之间数据同步的整体准确性以及可靠性。
以上对本申请所提供的一种数据同步方法、装置、设备及存储介质进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (6)
1.一种数据同步方法，其特征在于，应用于PCIE非透明桥，包括：
获取本地处理器架构中处理器之间的内存地址映射关系；通过启用PCIE非透明桥(NTB)的A-LUT(address lookup table)功能实现内存地址映射关系的建立以及使用；其中，所述本地处理器架构中的多个处理器包括x86平台以外的多个处理器；各所述处理器的内存地址离散且不连续；
接收由源处理器传入的待同步数据以及所述待同步数据的源内存地址；
根据所述内存地址映射关系获取与所述源内存地址对应的目的内存地址；
将所述待同步数据发送至目的处理器的所述目的内存地址；
所述获取本地处理器架构中处理器之间的内存地址映射关系，包括：
获取所述本地处理器架构中各所述处理器的内存容量以及内存槽的内存地址分布信息；其中，所述内存容量为与所述处理器对应的内存芯片或内存条的可用容量，所述内存地址分布信息为内存槽对应被分配的内存地址或内存地址区间；
根据所述内存容量以及所述内存地址分布信息计算得到所述内存地址映射关系；
在所述将所述待同步数据发送至目的处理器的所述目的内存地址之前，所述方法还包括：
获取所述目的内存地址下的原始数据；
判断所述原始数据是否与所述待同步数据一致；
如果所述原始数据与所述待同步数据一致，则停止同步所述待同步数据；
否则，执行所述将所述待同步数据发送至目的处理器的所述目的内存地址的步骤。
2.根据权利要求1所述的数据同步方法，其特征在于，在所述将所述待同步数据发送至目的处理器的所述目的内存地址之前，所述方法还包括：
判断所述源处理器与所述目的处理器之间是否处于通信连通状态；
如果所述源处理器与所述目的处理器之间处于通信连通状态，则执行所述将所述待同步数据发送至目的处理器的所述目的内存地址的步骤；
否则，建立所述源处理器与所述目的处理器之间的所述通信连通状态，并执行所述将所述待同步数据发送至目的处理器的所述目的内存地址的步骤。
3.根据权利要求1或2所述的数据同步方法，其特征在于，所述本地处理器架构包括ARM处理器架构。
4.一种数据同步装置，其特征在于，包括：
映射关系获取模块，用于获取本地处理器架构中处理器之间的内存地址映射关系；通过启用PCIE非透明桥(NTB)的A-LUT(address lookup table)功能实现内存地址映射关系的建立以及使用；其中，所述本地处理器架构中的多个处理器包括x86平台以外的多个处理器；各所述处理器的内存地址离散且不连续；
数据接收模块，用于接收由源处理器传入的待同步数据以及所述待同步数据的源内存地址；
地址获取模块，用于根据所述内存地址映射关系获取与所述源内存地址对应的目的内存地址；
数据同步模块，用于将所述待同步数据发送至目的处理器的所述目的内存地址；
所述映射关系获取模块，包括：
信息获取模块，用于获取所述本地处理器架构中各所述处理器的内存容量以及内存槽的内存地址分布信息；其中，所述内存容量为与所述处理器对应的内存芯片或内存条的可用容量，所述内存地址分布信息为内存槽对应被分配的内存地址或内存地址区间；
信息计算模块，用于根据所述内存容量以及所述内存地址分布信息计算得到所述内存地址映射关系；
装置还包括：
原始数据获取模块，用于获取所述目的内存地址下的原始数据；
判断模块，用于判断所述原始数据是否与所述待同步数据一致，如果是，则调用停止模块，否则，调用所述数据同步模块；
所述调用停止模块，用于停止同步所述待同步数据。
5.一种PCIE非透明桥设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1至3任一项所述的数据同步方法的步骤。
6.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至3任一项所述数据同步方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010692675.2A CN111813707B (zh) | 2020-07-17 | 2020-07-17 | 一种数据同步方法、装置、设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010692675.2A CN111813707B (zh) | 2020-07-17 | 2020-07-17 | 一种数据同步方法、装置、设备及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111813707A CN111813707A (zh) | 2020-10-23 |
| CN111813707B true CN111813707B (zh) | 2023-12-22 |
Family
ID=72866100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010692675.2A Active CN111813707B (zh) | 2020-07-17 | 2020-07-17 | 一种数据同步方法、装置、设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111813707B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113742376A (zh) * | 2020-10-28 | 2021-12-03 | 北京沃东天骏信息技术有限公司 | 一种同步数据的方法、第一服务器以及同步数据的系统 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101639811A (zh) * | 2009-08-21 | 2010-02-03 | 成都市华为赛门铁克科技有限公司 | 数据写入的方法、控制器和多控制器系统 |
| CN104572508A (zh) * | 2015-01-22 | 2015-04-29 | 山东超越数控电子有限公司 | 一种基于PCIE非透明桥的cache镜像方法 |
| WO2016078313A1 (zh) * | 2014-11-20 | 2016-05-26 | 中兴通讯股份有限公司 | 数据写入方法及装置 |
| CN105934793A (zh) * | 2014-12-27 | 2016-09-07 | 华为技术有限公司 | 一种存储系统数据分发的方法、分发装置与存储系统 |
| CN107209725A (zh) * | 2015-12-17 | 2017-09-26 | 华为技术有限公司 | 处理写请求的方法、处理器和计算机 |
| CN109298981A (zh) * | 2018-09-27 | 2019-02-01 | 郑州云海信息技术有限公司 | 一种pcie双冗余芯片之间的数据同步方法、系统 |
| CN109471831A (zh) * | 2018-11-16 | 2019-03-15 | 郑州云海信息技术有限公司 | 一种数据处理方法及装置 |
| CN110737608A (zh) * | 2018-07-03 | 2020-01-31 | 阿里巴巴集团控股有限公司 | 一种数据操作方法、装置及系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201351930A (zh) * | 2012-06-04 | 2013-12-16 | Accusys Inc | 交換器系統以及操作交換器的方法 |
| TW201411358A (zh) * | 2012-09-10 | 2014-03-16 | Accusys Inc | 透過ＰＣＩｅ介面連接於一主機系統的儲存裝置和方法 |
-
2020
- 2020-07-17 CN CN202010692675.2A patent/CN111813707B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101639811A (zh) * | 2009-08-21 | 2010-02-03 | 成都市华为赛门铁克科技有限公司 | 数据写入的方法、控制器和多控制器系统 |
| WO2016078313A1 (zh) * | 2014-11-20 | 2016-05-26 | 中兴通讯股份有限公司 | 数据写入方法及装置 |
| CN105934793A (zh) * | 2014-12-27 | 2016-09-07 | 华为技术有限公司 | 一种存储系统数据分发的方法、分发装置与存储系统 |
| CN104572508A (zh) * | 2015-01-22 | 2015-04-29 | 山东超越数控电子有限公司 | 一种基于PCIE非透明桥的cache镜像方法 |
| CN107209725A (zh) * | 2015-12-17 | 2017-09-26 | 华为技术有限公司 | 处理写请求的方法、处理器和计算机 |
| CN110737608A (zh) * | 2018-07-03 | 2020-01-31 | 阿里巴巴集团控股有限公司 | 一种数据操作方法、装置及系统 |
| CN109298981A (zh) * | 2018-09-27 | 2019-02-01 | 郑州云海信息技术有限公司 | 一种pcie双冗余芯片之间的数据同步方法、系统 |
| CN109471831A (zh) * | 2018-11-16 | 2019-03-15 | 郑州云海信息技术有限公司 | 一种数据处理方法及装置 |
Non-Patent Citations (3)
| Title |
|---|
| 基于FPGA的数字视频多窗口内存地址生成器设计;冯永茂等;《液晶与显示》;20061226(第06期);全文 * |
| 基于PCIE非透明桥的嵌入式异构平台设计;徐健;张建泉;张健;;微电子学与计算机(01);全文 * |
| 基于PCIE非透明桥的嵌入式异构平台设计;徐健等;《微电子学与计算机》;20180105(第01期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111813707A (zh) | 2020-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FI82991B (fi) | Valmekanism foer tilldelning av styrningen av en kommunikationsvaeg i ett digitalt datorsystem. | |
| FI86923C (fi) | Styrmekanism foer multiprocessorsystem | |
| CN112416840B (zh) | 一种计算资源的远程映射方法、装置、设备及存储介质 | |
| CN112596960B (zh) | 一种分布式存储服务切换方法及装置 | |
| CN110622478A (zh) | 数据同步处理的方法和装置 | |
| WO2018157588A1 (zh) | 固件烧录方法、系统、计算机设备和存储介质 | |
| CN104346317B (zh) | 共享资源访问方法和装置 | |
| US20210200571A1 (en) | Storage Device Operation Method and Physical Server | |
| CN103430161B (zh) | 一种基于PCIE Switch通信的方法、装置及系统 | |
| CN106897299B (zh) | 一种数据库访问方法及装置 | |
| WO2015062228A1 (zh) | 一种访问共享内存的方法和装置 | |
| CN106598692A (zh) | 在逻辑卷中创建镜像文件、虚拟机启动方法及服务器 | |
| CN108287804B (zh) | 一种i2c控制器驱动方法及系统 | |
| KR102571100B1 (ko) | 단말 애플리케이션 활성화 방법, 장치 및 시스템 | |
| CN111813707B (zh) | 一种数据同步方法、装置、设备及存储介质 | |
| CN114564435A (zh) | 异构多核芯片的核间通信方法、装置及介质 | |
| WO2017166997A1 (zh) | 智能网卡侧的异常处理方法和装置 | |
| CN113821309B (zh) | 一种微内核虚拟机间的通信方法、装置、设备及存储介质 | |
| KR910001788B1 (ko) | 다중 프로세서 시스템용 메세지 전송 인터럽팅 장치 및 이의 실행방법 | |
| CN112035393A (zh) | 一种节约双片上系统存储资源的方法、双片上系统 | |
| CN116303141A (zh) | 一种数据传输方法、装置、设备及介质 | |
| KR20050080704A (ko) | 프로세서간 데이터 전송 장치 및 방법 | |
| CN116743587B (zh) | 一种基于异构计算加速卡的虚拟网络接口实现方法及装置 | |
| CN116389357B (zh) | 基于片上网络的空洞地址处理方法、装置、设备及介质 | |
| CN114422295B (zh) | 一种网络信息处理方法、电子设备以及存储介质 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |